sop4封装尺寸图_射频和微波器件及模块封装技术介绍

介绍

便携式设备的普及和无线通信技术的迅速发展使通信系统集成商不断要求减少尺寸、重量轻、速度快和复杂的多功能产品。 因此，芯片制造商在开发工艺和封装技术方面遇到了巨大的日益增长的需求，这些工艺和封装技术除了对竞争性性能射频(R F)模块的严格要求外，还允许以较低的制造成本进行高水平的组件集成。 然而，由于我们的日常生活和社会经济结构日益依赖现代电子产品，确保电子系统的可靠运行正变得越来越重要。 所有这些要求都要求设计工程师必须事先进行详细的分析和测试，然后才能批量生产。 事实上，几个射频子系统最终将与其他不同的模块一起运行，以及对由此产生的系统性能缺乏洞察力，这些意味着需要进行彻底的评估，以确保整体系统兼容性，这些因素还要考虑人力配置的成本。 在一些特定应用的集成电路(AS IC)和模块中，需要不可避免的几个重新设计周期，只有在大量生产的情况下，工程成本才是合理的。 认识到这一主题的重要性(即高效的射频和微波模块设计以及与其他集成系统之间的兼容性)，半导体器件制造商继续在研究和开发(R&D)方面进行巨大投资，尽管在工业设计流程和内部工具开发方面取得了进展，但确保集成射频模块的可靠性和高量产率仍然是一个突出的挑战。

封装技术

微电子工艺和封装技术的最新进展使复杂的射频电子系统能够在单个芯片和紧凑尺寸模块上集成。 每个应用都有不同的要求，在为特定应用选择最佳封装技术时，需要考虑许多因素。 知道最小可能的封装芯片将永远是芯片本身的大小，他们正在努力实现一个接近芯片大小的小尺寸封装形式，因为它直接影响业务收入，从而能在竞争中保持领先。 然而，芯片尺寸的缩小对其静电放电(ESD)敏感度有很大的影响，限制了其功率处理能力，加剧了寄生效应，特别是在无源器件中。 此外，芯片引脚数目越多，两焊垫中心线跨距(pitch)越小，它们之间产生不必要的EM耦合的可能性越高。 在高精度性能器件中，器件封装导致的少量不必要的耦合会导致器件的输入和输出外围设备之间产生严重的隔离问题； 这通常可能是选择性高精度带通滤波器设计的情况下，其中耦合可能恶化带外抑制的衰减水平，导致不满足设计规格，最终产品的直通率受损。 因此，可以看出性能、成本和尺寸是射频集成电路(RFICs)领域的主要市场驱动因素。

业界已经为半导体微电子器件开发了几种封装解决方案，无论是用于芯片级还是模块级。 这些封装的作用是提供运输、处理和组装器件所需的外壳或机械支持。 封装还需要提供一种传热机制，以获得更好的热性能，通过保护半导体器件免受由于水分路径和其它来源所引起的离子污染来增加产品的寿命，并创建从芯片die组件到外部电路之间的电气连接。 一般来说，封装允许更高水平的组件集成，并取决于使用中的技术，它可以导致在大规模生产的情况下来显著降低成本。

设计工程师可能不感兴趣的封装的另一种用途是封装每一种特定技术的样品，用于构造各种机械样品，称为芯片菊花链(SDC)样品，主要用于机械和工艺设备的设置和评估。 这种类型的分析允许封装工程师改进装配过程，并建立关于故障的可能原因的良好知识，这在某种程度上可以成为设计工程师的重要信息。

一个射频模块封装多芯片实现的混合技术可以包含不同的材料类型，如半导体，高导电合金，绝缘体和有机物。 封装材料的选择取决于多个因素，例如封装的几何形状、热膨胀系数、导热系数，以及所需的封装是密封的还是非密封的。 在封装die组件或模块的介质方面，RF器件的封装解决方案可在两个主要的类别中获得。 这两种解决方案包括模制(molded)和空气腔封装。 根据使用中的介质和设计公差，封装材料的选择可能会影响器件的响应。 高吸湿率的材料会导致在组装过程中水分收集和爆炸时所谓的“爆米花”效应。 此外，轻质和低成本的封装溶液通常是由聚合物材料而不是陶瓷和/或玻璃制成的。 这种模具(molded)材料与die直接接触，是否是独立die或在一个模块中的伺服die，因此这些聚合物材料表现出比空气更高的介电常数。 因此，一个成型的封装将会经历更高的寄生，可以限制器件的性能和影响健壮性设计。 另一方面，die材料可以提高导热系数，并作为传热的附加路径。 从成本和工艺复杂性的角度来看，模制封装解决方案是比空气腔更好的低成本和简单的封装方案。

1) 芯片系统(SoC)

在20世纪90年代中期，芯片(SOC)封装系统的引入主要是为了解决与片外连接延迟增加有关的问题。 SoC是在其封装下集成多种功能的单片芯片。 现代半导体制造技术能够集成多种功能在单个芯片上，同时只需要很少或没有额外的制造步骤。 然而，SOC在实现整个系统的高产率方面也面临一些挑战，因为SOC可能受到其集成组件之间的EM干扰，并且需要相对较长的设计周期才能获得最佳性能。 另外，射频前端(RFFE)组件，如开关和滤波器，很难使用标准硅芯片技术来实现。

2) 封装系统(SoP)

封装上的系统(SOP，System on package)包括一个单一的封装，通过集成射频无源组件(R LC元件)、天线、互补金属氧化物半导体(CMOS)芯片和其他模拟芯片来提供射频解决方案，这些芯片也可能有自己的封装技术。 在SOP中，SOC可以很好地集成进来，因为射频无源元件，如电容器和高Q电感，可以在封装的衬底上制造。 使用SOP的另一个优点是它允许低延迟RF解决方案，因为较短的互连路径是可行的，并使封装具有更多的功能。 在单个SOP下，附加的功能可以包括嵌入式混合信号(即数字和模拟)器件，如开关、耦合器、滤波器、现场可编程门阵列(FPGAs)、天线和光电传感组件，如图1所示。 最重要的因素是，与其对应的SOC相比，SOP提供了一个低成本的解决方案，它减少了对分离组件的需求，从而减少了组装的时间和总封装尺寸。

与这种类型的封装技术相关的挑战可以包括增加的芯片组件和组件之间的电磁干扰和电磁兼容性(EMI/EMC)，难以清楚地了解其集成组件之间可能的设计权衡，以获得最佳的系统级性能，以及由于封装受限空间内操作器件数量增加而导致潜在的热管理问题。

图1、一个射频收发模块：说明SOP中的SOC

3)系统在封装中(SiP)

堆叠集成电路，堆叠封装，和/或堆叠die晶片封装在一个模块的封装形式中即是所谓的系统在封装中(SIP， system in package)。 由于其较小的形式因子，SiP优于SOC和SOP。 这是由于SiP需要相对较少的组件和器件之间的路由来实现预期的功能，这导致了低成本、低延迟的解决方案，并允许高水平的电路集成。 然而，SiP的复杂性带来了一组设计挑战，这些挑战体现在SiP布局可以采取的多种可能性、可以使用的多种器件堆叠方法从而让使用多域设计和优化方法来分析模块级性能存在困难。 随着单位体积功率密度的增加，如果与2D填充封装相比，3D-IC集成也面临与芯片die堆叠的热管理有关的挑战。 此外，由于难以访问和测试感兴趣的组件或RF路径，使得实验室评估和性能故障排除可能具有挑战性。

图2说明了一个SiP解决方案，其中包括堆叠芯片扩展封装(CSP， stacked-die chip scale packages)使用电线键连接和倒装(flip-chips)，而不是并排放置单独的die。 图2(A)中的三个die放置在彼此的顶部，以尽量减少印刷电路板(PCB)上的水平空间。 而图2(B)显示了三个dies晶片堆叠在一起，然后对它们进行切割，这代表了一种不同形式的SiP。

图2

图2、一个SiP说明(a)使用芯片级和外部线键互连的垂直堆叠dies；(b)垂直堆叠晶圆(wafers)

根据摩尔定律，超大规模集成(VLSI)技术中的晶体管数量每1.8年翻一番，这导致人们对解决互连建模、布局构建、分析和可测试性等瓶颈的方法和技术的需求日益增长。在一个高度密集、复杂的系统中，片外互连可能会通过增加插入损耗、信号延迟、噪声串扰和信号完整性问题而影响系统性能。 因此，垂直芯片集成已作为一种潜在的解决方案而被引入，以扩大现代SOC的能力，通过使多个晶片键合或裸die作为下一代封装设计的替代解决方案，以实现改进的电气性能，减少功耗，并通过缩短芯片到芯片之间的平均长度和片内互连，以实现更小的形状因子。 这是可行的，使用某一种关键的互连解决方案：采用通过硅过孔(TSV，through-silicon via)技术，来实现垂直电气连接。