用vhdl实现4位加减法计数器_32位加减法器设计

22b1a72d-4113-eb11-8da9-e4434bdf6706.png

功能特性

34b1a72d-4113-eb11-8da9-e4434bdf6706.png

设计思路

基于一位全加器,设计32位并行加法器。并行加法器中全加器的位数与操作数相同,影响速度(延时)的主要因素是进位信号的传递。主要的高速加法器【1】有基本上都是在超前进位加法器(CLA)的基础上进行改进或混合进位。而在结构方面,行波进位加法器是最简单的整数加法器。其基本原理如下图所示:

39b1a72d-4113-eb11-8da9-e4434bdf6706.png

通过在模块输入端口添加操作符(表示加法或减法),符号标识(表示有符号或无符号操作),可以实现有符号、无符号定点数的加减法及求补运算。

Verilog编码

一位全加器门级描述

module 

32位加减法器:

module 

RTL仿真

57b1a72d-4113-eb11-8da9-e4434bdf6706.png
无(有)符号加(减)法

60b1a72d-4113-eb11-8da9-e4434bdf6706.png
求补运算

测试代码

`timescale 

综合报告

综合工艺:SMIC180nm

综合工具:Design Compiler

68b1a72d-4113-eb11-8da9-e4434bdf6706.png
32位加减法器原理图

b2b1a72d-4113-eb11-8da9-e4434bdf6706.png
一位全加器原理图

面积报告

bcb1a72d-4113-eb11-8da9-e4434bdf6706.png

时延报告

bfb1a72d-4113-eb11-8da9-e4434bdf6706.png

功耗报告

c5b1a72d-4113-eb11-8da9-e4434bdf6706.png

参考资料

卷二 第一章 加法器_sankong333_新浪博客​blog.sina.com.cn
  • 1
    点赞
  • 1
    收藏
    觉得还不错? 一键收藏
  • 0
    评论
评论
添加红包

请填写红包祝福语或标题

红包个数最小为10个

红包金额最低5元

当前余额3.43前往充值 >
需支付:10.00
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明:

1.余额是钱包充值的虚拟货币,按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载,可以购买VIP、付费专栏及课程。

余额充值