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功能特性
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设计思路
基于一位全加器,设计32位并行加法器。并行加法器中全加器的位数与操作数相同,影响速度(延时)的主要因素是进位信号的传递。主要的高速加法器【1】有基本上都是在超前进位加法器(CLA)的基础上进行改进或混合进位。而在结构方面,行波进位加法器是最简单的整数加法器。其基本原理如下图所示:
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通过在模块输入端口添加操作符(表示加法或减法),符号标识(表示有符号或无符号操作),可以实现有符号、无符号定点数的加减法及求补运算。
Verilog编码
一位全加器门级描述
module
32位加减法器:
module
RTL仿真
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测试代码
`timescale
综合报告
综合工艺:SMIC180nm
综合工具:Design Compiler
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面积报告
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时延报告
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功耗报告
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