linux 内核 sdi,SDI II IP核用户指南

SDI II IP核快速参考

Intel®串行数字接口(SDI) II知识产权(IP)核是新一代SDI IP核。

SDI II IP核在Intel® FPGA IP库中通过Quartus® Prime软件发布，并可从www.altera.com网页下载。

注： 关于系统要求和安装说明，请参阅Intel FPGA Software Installation & Licensing(FPGA软件安装和许可)手册。

表 1.SDI II IP核简要信息 信息 说明 发布信息 版本 17.0

发布日期 2017年5月

订购代码 IP-SDI-II

IP核信息 SDI数据率支持 270-Mbps SD-SDI，由SMPTE ST 259规范定义。

1.485-Gbps或1.4835-Gbps HD-SDI，由SMPTE ST 292规范定义。

2.97-Gbps或2.967-Gbps 3G-SDI，由SMPTE ST 424规范定义。

5.94-Gbps或2.967-Gbps 6G-SDI，由SMPTE ST 2081规范定义。

11.88-Gbps或11.868-Gbps 12G-SDI，由SMPTE ST 2082规范定义。

功能 自动检测SDI标准和视频传输格式。

载荷识别数据包(ST 352)插入和抽取

循环冗余校验(CRC)编码和解码(SD除外)

行号(LN)插入和抽取(SD除外)

组帧和视频时序信号抽取

双链路HD-SDI数据流同步(SD除外)

3G-SDI的数据映射由ST 425-x映射

6G-SDI的数据映射由ST 2081-x映射

12G-SDI的数据映射由ST 2082-x映射

SD-SDI的20-bit接口支持

动态TX时钟切换以支持整数和分数视频帧速率

应用 数字视频设备

混响和录音设备

器件系列支持 Intel® Arria® 10，Arria V，Arria V GZ，Cyclone® V和Stratix® V FPGA器件系列。

设计工具 Quartus® Prime软件中用于设计创建和编译的IP Catalog

ModelSim* - Intel FPGA Edition，Riviera-Pro, NCSIM和VCS/VCS MX软件用于设计仿真或综合。

SDI II IP核概述

SDI II IP核实现由电影与电视工程师学会(SMPTE)定义的标清(SD)，高清(HD)，或3千兆位每秒(3G)至12G速率的发送器，接收器或全双工SDI。SDI II IP核还支持双标准(SD-SDI和HD-SDI)和三标准(SD-SDI，HD-SDI和3G-SDI)，以及多标准(SD-SDI，HD-SDI，3G-SDI，6G-SDI和12G-SDI)。这些模式都提供接收器自动速率检测和收发器动态重配置。

SDI II IP核强调如下新功能： 支持28 nm及更高器件。Arria V GX和Stratix V从Quartus II 12.1及更新版本

Arria V GZ和Cyclone V从Quartus II 13.0及更新版本

Arria 10从Quartus II 14.0A10及更新版本

提高了与Intel FPGA工具(hw.tcl)的整合性。

功能性仿真的IEEE加密

一般性说明

SMPTE定义了广泛用于视频制作设施中设备间互连的SDI标准。SDI II IP核可处理以下SDI数据率： 270兆比特位每秒(Mbps)SD-SDI，由SMPTE ST 259-1997 10-Bit 4:2:2 Component Serial Digital Interface定义

1.485千兆比特位每秒(Gbps)或1.4835-Gbps HD-SDI，由SMPTE ST 292-1998 Bit-Serial Digital Interface for High Definition Television Systems定义

2.97-Gbps或2.967-Gbps 3G SDI，由SMPTE ST 424定义

5.94-Gbps或5.934-Gbps 6G-SDI，由SMPTE ST 2081定义

11.88-Gbps或11.868-Gbps 12G-SDI，由SMPTE ST 2082定义

表 2.SDI II标准支持下表罗列了各种FPGA器件的SDI标准支持。 器件系列 SDI视频标准

单一标准 多标准

HD SDI HD SDI 3G-SDI 双链路HD-SDI 双标准(高达HD) 三标准(高达3G) 多标准(高达12G) Arria V GX 支持 支持 支持 支持 支持 支持 不支持

Arria V GZ 支持 支持 支持 支持 支持 支持 不支持

Stratix V 支持 支持 支持 支持 支持 支持 不支持

Cyclone V 支持 支持 支持 支持 支持 支持 不支持

Arria 10 不支持 支持 支持 不支持 不支持 支持 支持

性能和资源利用率

下表罗列了一般资源利用数据和建议用于Quartus® Prime软件17.0 SDI II IP核的速度级。

注： 通过对指定器件系列进行各个视频标准的最常规配置而获得本资源利用率数据。

表 3.各视频标准的资源利用情况(Arria V，Cyclone V和Stratix V器件) 标准 ALM需求 专用逻辑寄存器 块存储器位 SD-SDI TX 93 164 0

SD-SDI RX 499 688 60

HD-SDI TX 146 212 0

HD-SDI RX 544 918 0

HD双链路TX 456 589 0

HD双链路RX 1,246 2,211 4,608

3G-SDI TX 444 456 0

3G-SDI RX 836 1,475 0

双标准TX 253 267 0

双标准RX 928 1,338 0

三标准TX 521 571 0

三标准RX 1,064 1,731 0

表 4.各视频标准的资源利用情况(Arria 10器件) 标准 ALM需求 专用逻辑寄存器 块存储器位 HD-SDI TX 106 148 0

HD-SDI RX 517 938 0

3G-SDI TX 424 393 0

3G-SDI RX 818 1,495 0

三标准TX 487 528 0

三标准RX 1,051 1,785 0

多标准(高达12G-SDI)TX 1,988 2,495 0

多标准(高达12G-SDI)RX 4,235 6,113 0

表 5.建议的速度等级 器件系列 FPGA架构速度级 Arria V GX 所有支持的速度等级

Arria V GZ 所有支持的速度等级

Stratix V 所有支持的速度等级

Cyclone V 6, 7

Arria 10 所有支持的速度等级

SDI II IP核启用

安装和许可

要使用OpenCore Plus功能评估SDI II IP核，请按照如下步骤进行设计流程： 安装SDI II IP核。

创建一个自定义SDI II IP核实例。

使用您选择的设计输入方式实现设计的其余部分。

使用IP功能性仿真模型验证设计的运行。

在Quartus® Prime软件中编译您的设计。还可生成OpenCore Plus限时编程文件，以此验证设计在硬件中的运行。

注： 关于IP功能性仿真模型的更多信息，请参阅Simulating Intel Designs(仿真设计)。

Windows®上SDI II IP核的默认安装目录是c:\intelFPGA\\ip\altera，Linux*上为/opt/ intelFPGA/ip/altera。

当您完全满意其功能性和性能，并希望通过您的设计投入生产时，就需要获得该IP核的许可。购买SDI II IP核许可证后，请按如下步骤操作： 启动许可。

生成一个板上IntelFPGA的编程文件。

通过完整设计编程Intel FPGA。

设计演练(Walkthrough)

本设计演练解释如何使用Quartus® Prime软件和IP Cataloge创建SDI II IP核设计。生成自定义SDI II IP核实例后，可将其整合到整个工程中。

本设计演练包含如下步骤：

创建一个新的 Quartus Prime工程

需要通过New Project Wizard创建一个新的Quartus® Prime工程，并指定该工程的工作目录，分配工程名称以及为顶层设计实体定名。

创建新项目，请按照如下步骤。 从Windows Start 菜单，选择All Programs > Intel® FPGA > Quartus® Prime。

File菜单中，点击New Project Wizard。

New Project Wizard: Directory, Name, Top-Level Entity页面中，指定工作目录，工程名称和顶层设计实体名称。点击Next。

在New Project Wizard: Add Files页面，选择您想要添加到工程中的现有设计文件(如有)。1点击Next。

New Project Wizard: Family & Device Settings页面中，选择器件系列和指定用于编译的目标器件。点击Next。

EDA Tool Settings页面中，选择需要和Quartus® Prime软件一起开发您工程的EDA工具。

New Project Wizard窗口的最后一页会显示您所选设置的摘要。点击Finish完成Quartus® Prime工程创建。

1 要添加现有文件，必须将目录路径指向SDI II IP核安装处。如果您的IP Library与Quartus® Prime软件安装在不同地方，就还必须添加用户库。

启动IP Catalog

要启动Quartus® Prime软件中的IP Catalog，请按照如下步骤： 在工具菜单上，点击IP Catalog。

展开Interface Protocols> Audio & Video文件夹并双击SDI II启动参数编辑器。

该参数编辑器提示指定您的IP实例名称，可选端口， 体系结构特征和输出文件生成选项。参数编辑器生成表示项目中IP核的顶层.qsys或.qip文件。

点击OK以显示SDI II IP核参数编辑器。

参数化IP内核

参数化IP内核，请按以下步骤： 选择视频标准。

选择Bidirectional，Transmitter，或Receiver接口方向。

选择Combined Transceiver and Protocol，Separate Transceiver或Separate Protocol，(仅用于Arria V，CycloneV和Stratix V器件)。

打开必要的收发器选项，(仅用于Arria V，Cyclone V和Stratix V器件)。

启用必要的接收器选项。

可能有些选项显示为灰色，表示当前所选配置中不支持。

启用必要的发送器选项。

可能有些选项显示为灰色，表示当前所选配置中不支持。

在Design Example选项卡中选择必须要的选项，(如果要生成用于Arria 10器件的设计实例)。

点击Finish。

生成设计实例和仿真测试台

完成IP核参数化之后，点击Generate Example Design以生成以下实体： 设计实例—作为仿真和硬件验证的共同实体。

仿真测试台—由设计实例实体和其它非可综合组件组成。实例测试台核自动化脚本位于：Arria V，Cyclone V和Stratix V：_example_design/sdi_ii/simulation/verilog

或_example_design/sdi_ii/simulation/vhdl目录。

Arria 10：/simulation目录。

注： 生成设计实例会增加处理时间。

现在，自定义IP核实例可集成到设计，仿真和编译中。

SDI II IP核组件文件

表 6.所生成文件下表介绍工程目录中可能出现的生成文件和其他文件。由于设计可能通过VHDL或Verilog HDL创建，因而文件名和类型会有所不同。 扩展 说明 .v或.sv IP核实例文件定义自定义IP核的Verilog HDL说明。通过设计中的该文件例化指定的实体。

.sdc 包含关于您SDI实例的时序约束

.qip 包含关于您IP核实例的Quartus® Prime工程信息。在Quartus® Prime软件中编译您的设计前请将该文件添加到您的Quartus® Prime工程中。

编译SDI II IP核设计

要编译您的设计，请在Quartus® Prime软件中，点击Processing > Start Compilation。使用所生成的.qip文件将相关文件包含到您的工程中。

可在如下目录中找到SDI II IP核的设计实例：Arria V，Cyclone V和Stratix V：_example_design/sdi_ii/example_design/sdi_ii_0001_ed目录

Arria 10：/rtl目录。

注： 使用所生成的设计实例创建新的工程，请按照创建新的Quartus® Prime工程部分中的步骤并将设计实例.qip文件添加到步骤4中。

编程FPGA

成功编译您的设计后，通过Quartus® Prime Programmer 编程目标Intel FPGA并在硬件中验证该设计。

关于编程FPGA器件的指导说明，请参阅Quartus® Prime手册第3卷Device Programming部分。

相关信息

SDI II IP核参数

表 7.SDI II IP核参数注： Transceiver Options仅适用于Arria V，Cyclone V和Stratix V器件。 参数 值 说明

配置选项 Video standard SD-SDI，HD-SDI，3G-SDI，HD-SDI dual link，Dual rate(高达HD-SDI)，Triple rate(高达3G-SDI)，Multi rate(高达12G-SDI) 设置视频标准。 SD-SDI—行插入和抽取，以及CRC生成和抽取禁用选项

HD-SDI—行插入和抽取，以及CRC生成和抽取使能选项

双标准，三标准或多标准SDI—包含用于各相应支持标准的处理块。还包含用于旁路路径，以及在输入标准间自动切换的逻辑。

注： SD-SDI，HD-SDI dual link和Dual rate (高达HD-SDI)选项不适用于Arria 10器件。Multi rate(高达12G-SDI)选项不适用于Arria V，Cyclone V和Stratix V器件。

SD interface bit width 10，20 选择SD接口位宽。仅适用于双标准和三标准。

Direction Bidirectional，Receiver，Transmitter 设置端口方向。正确选择使能或禁用接收器和发送器支持的逻辑。 双向—例化SDI发送器核接收器。

接收器—例化SDI接收器。

发送器—例化SDI发送器。

Transceiver and/or Protocol Combined，Transceiver，Protocol 选择收发器或协议组件，或两者。

收发器—包含tx/rx_phy_mgmt/phy_adapter和硬收发器。该选项有助于使用相同收发器组件同时支持SDI和ASI IP核。

协议—允许移除或跨视频标准复用各子模块。发送器和接收器数据路径彼此独立。

注： 该选项仅适用于Arria V，Cyclone V和Stratix V器件。 收发器选项 Transceiver reference clock frequency 148.5/148.35 MHz，

74.25/74.175 MHz， 选择收发器参考时钟频率。

74.25/74.175 MHz选项仅用于HD-SDI和HD-SDI双链路视频标准，以及选择CMU作为TX PLL。

TX PLL type CMU, ATX 为TX或双向端口选择发送器PLL。

使用ATX PLL有益于双向通道—可将ATX PLL用作发送PLL以取代另一通道中的CMU PLL。

Dynamic Tx clock switching Off，Tx PLL switching，Tx PLL reference clock switching Off：禁用动态切换

Tx PLL切换：例化2个PLL，且各带有一个参考输入时钟。

Tx PLL参考时钟切换：使用两个参考输入时钟例化PLL。

注： 如果选择ATX PLL则该选项不可用。打开该选项允许1至1/1.001数据率之间的动态切换。

注： 该选项仅用于TX或双向端口，以及除SD-SDI以外的所有视频标准。 接收器选项 Increase error tolerance level On，Off On：错误容限级= 15

Off：错误容限级= 4

打开该选项提高对有效视频终止(end of active video，EAV)标志，有效视频起始(start of active videos，SAV)标志连续丢失或错误帧的容限级别。

CRC error output On，Off On：CRC 监控(不适用于SD-SDI模式)

Off：无CRC监控(保存逻辑)

Extract Payload ID(SMPTE ST 352) On，Off On：抽取载荷ID

Off：无载荷ID抽取(保存逻辑)

必须为3G-SDI，HD SDI双链路，三标准和多标准模式打开该选项。1080p格式的连续检测需要已抽取的载荷ID。

开启Convert HD-SDI dual link to 3G-SDI(level B)或Convert 3G-SDI(level B)to HD-SDI dual link时，就必须打开这个用于设计实例演示的选项。

Convert HD-SDI dual link to 3G-SDI(level B) On，Off On：转换成HD-SDI双链路接收器输出的B级(2 × SMPTE ST 292 HD-SDI映射，包括SMPTE ST 372双链路映射)。

Off：无转换

注： 该选项仅用于HD-SDI双链路接收器。

Convert 3G-SDI (level B) to HD-SDI dual link On，Off On：转换成 3G-SDI接收器输出的HD-SDI双链路(直接映像格式映射)。

Off：无转换

注： 该选项仅用于3G-SDI接收器。 发送器选项 Insert payload ID(SMPTE ST 352) On，Off On：插入载荷ID

Off：无载荷ID插入(保存逻辑)

表 8.SDI II设计实例参数这些选项仅Arria 10器件可用。 参数 值 说明

可用的设计实例 Select Design Parallel loopback with external VCXO，Parallel loopback without external VCXO，Serial loopback 选择要生成的设计实例：并行环回带外部VCXO(Parallel loopback with external VCXO)：并行环回设计带有一个外部VCXO。

并行环回无外部VCXO(Parallel loopback without external VCXO)：并行环回设计没有外部VCXO。

串行环回(Serial loopback)：仅当选择该选项时，动态时钟切换选项才可用。串行环回设计包括一个通过System Console控制的内部码型生成器。当您没有可用的视频资源时，该设计可进行简易示范。 设计实例选项 Tx PLL type CMU，fPLL 设置收发器PLL类型。

CMU PLL仅支持高达3G-SDI的数据速率。

fPLL支持高达12G-SDI的所有数据速率。

Dynamic TX clock switching Off，TX PLL switching，TX PLL reference clock switching Off：禁用动态切换。

TX PLL切换：例化两个PLL，且各有一个参考输入时钟。

TX PLL参考时钟切换：例化一个带有两个参考输入时钟的PLL。

打开该选项允许在1至1/1.001数据率间动态切换。仅在选择Serial loopback时该选项才可用。 设计实例文件 Simulation On，Off 打开该选项生成仿真测试台的必要文件。

Synthesis On，Off 打开该选项生成用于Quartus® Prime编译和硬件演示的必要文件。 已生成的HDL格式 Generate File Format Verilog，VHDL 为已生成的设计实例文件集选择您所需的HDL格式。

注： 该选项仅决定生成的顶层IP文件的格式。所有其他文件(例如，实例测试台和硬件演示的顶层文件)均为Verilog HDL格式。 目标开发套件 Select Board No Development Kit，Arria 10 GX FPGA Development Kit，Custom Development Kit 为目标设计实例选择开发板。无开发套件(No Development Kit)：该选项不包括设计实例所有硬件方面。IP核设置虚拟管脚的所有管脚约束。

Arria 10 GX FPGA Development Kit：该选项自动选择工程的目标器件以匹配此开发套件上的器件。您可能需要更改使用Change Target Device参数的目标器件， 如果您的开发板版本对应不同的器件版本。IP核根据开发套件进行所有管脚约束。

自定义开发套件(Custom Development Kit)：该选项允许在第三方软件上通过Intel FPGA对设计实例进行测试。但您可能需要自行设置管脚约束。 目标器件 Change Target Device On，Off 打开该选项并根据开发套件选择您需要的器件版本。

SDI II IP核功能性说明

SDI II IP核实现发送器，接收器或全双工接口。

SDI II IP核由如下组件组成： 协议块—发送器或接收器

收发器块—PHY管理和适配器以及硬收发器

参数编辑器中，可为设计指定协议，收发器或组合块。例如，如果您的设计中有多个协议块，则可在一个收发器中多路复用协议模块。

下图显示非Arria 10器件的结构图。

图 1.Arria V，Cyclone V和Stratix V器件的SDI II IP核结构图

对于Arria 10器件，SDI II IP核不再提供收发器，且TX PLL也不再包裹于收发器PHY中。所以您必须分别生成收发器和TX PLL。下图显示为Arria 10器件的结构图。

图 2.Arria 10器件的SDI II IP核结构图

协议

协议块处理核中指定的SDI部分，并广泛运行并行域数据。

发送器

发送器运行如下功能： HD-SDI LN插入

同步位插入

HD-SDI CRC生成和插入

载荷ID插入

匹配时序参考信号(TRS)字

时钟使能信号生成

加扰和非归零反转(NRZI)编码

以下结构图说明每个所支持视频标准的SDI II IP核发送器(单工) 数据路径。

更多关于每个子模块功能的信息，请参阅子模块部分。

图 3.SD-SDI收发器数据路径框图

图 4.HD/3G-SDI发送器数据路径框图

图 5.双标准SDI发送器数据路径框图

图 6.双链路HD-SDI发送器数据路径框图

图 7.双链路HD-SDI发送器数据路径框图

图 8.多标准(高达12G-SDI)发送器数据路径框图注： 该框图中的发送块是三标准SDI发送器数据路径框图中发送块的简化版。

相关信息

接收器

接收器运行如下功能： 视频标准检测

视频速率检测

NRZI解码和解扰

字对齐

多路分用数据链路

视频时序标记抽取

HD-SDI LN抽取

HD-SDI LN抽取

载荷ID抽取

同步数据流

访问收发器

识别和跟踪辅助数据

同部位移除

以下结构图说明每个支持视频标准的SDI II IP核接收器(单工) 数据路径。

图 9.SD-SDI接收器数据路径框图

图 10.HD-SDI接收器数据路径框图

图 11.3G-SDI接收器数据路径框图

图 12.双标准SDI接收器数据路径框图

图 13.双链路HD-SDI接收器数据路径框图

图 14.三标准路HD-SDI接收器数据路径框图

图 15.多标准(高达12G-SDI)接收器数据路径框图注： 该框图中的接收块是三标准SDI接收器数据路径框图中接收块