UHD-SDI GT v2.0(PG380)

zwjhitkisss

已于 2022-09-01 20:57:55 修改

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于 2022-09-01 20:51:21 首次发布

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版权

UHD-SDI GT v2.0(PG380 20210823)

1、介绍

与Society of Motion Picture and Television Engineers(SMPTE) UHD-SDI Transmitter and Receiver Subsystems一同使用。
提供向导来配置Ultrascale 收发器以便和收发子系统直接连接使用。

特性

预先配置一些GTHE4和GTYE4收发器来支持SMPTE UHD-SDI的工业标准
支持以下标准
- SMPTE ST 259: SD-SDI at 270 Mb/s
- SMPTE RP 165: EDH for SD-SDI
- SMPTE ST 292: HD-SDI at 1.485 Gb/s and 1.485/1.001 Gb/s
- SMPTE ST 372: Dual Link HD-SDI
- SMPTE ST 424: 3G-SDI with data mapped by any ST 425-x mapping at 2.97 Gb/s and 2.97/1.001 Gb/s
- SMPTE ST 2081-1: 6G-SDI with data mapped by any ST 2081-x mapping at 5.94 Gb/s and 5.94/1.001 Gb/s
- SMPTE ST 2082-1: 12G-SDI with data mapped by any ST 2082-x mapping at 11.88 Gb/s and 11.88/1.001 Gb/s
通过例化两个或四个RX\TX子系统支持双连接或四连接的 6G-SDI and 12G-SDI
收发器可以配置为单向或者双向
收发器位置和参考时钟选择接口
收发器可以配置使用PICXO or FRACXO提供调频的高级选项
Optional exposure of any transceiver port depending upon the selected configuration
最高支持四路SDI连接
基于你的环境，可以配置GT数据位宽和PLL类型

IP Facts

性能和资源情况
 Release Notes
SUPPORT
Master Answer Record AR70291
Master Vivado IP Change Logs 72775
UHD-SDI GT product web page
Xilinx End User License
UG576
UltraScale
FPGAs Transceivers Wizard LogiCORE IP Product Guide

2、综述

IP核综述

PG380是UG576和UG578的补充，强调了收发器中对于UHD-SDI特别重要的应用和操作要求。
命名按照UG576和UG578中的命名约定，该命名规则只作用在基本名字上，输入输出端口在基本名后分别加后缀_in和_out。

不支持的特性

需要和SMPTE UHD-SDI收发子系统一起使用，不能单独使用
GTYE支持Fractional controlled crystal oscillator (FRACXO) 模式，GTHE不支持
Phase interpolator controlled crystal (PICXO) 和 FRACXO模式只有在来自于一个GT Quad的tx_clkout和rx_clkout频率相同时才能使用，因此不能用于只有RX或只有TX的配置
多连接支持参考时钟在QPLL0\QPLL1\CPLL之间灵活选择，支持CPLL选择的多连接未验证

3、产品标准

推荐使用XILINX UHD-SDI GT核配置收发器和UHD-SDI子系统一起使用。
该ip核通过提供一个标准的串行收发器功能接口来简化收发器的配置。
ip核的功能模块图表入下图所示：
在这里插入图片描述
UHD-SDI GT controller由以下块组成：

速率检测单元：这个模块通过比较RXUSRCLK和一个固定频率的时钟实现输入信号的1.000和1.001制式的区分。
这个模块有两个计数器，分别用参考时钟和恢复时钟驱动来实现两种SDI比特率的自动识别。
该模块监测时钟频率改变，并在速率变化或其他原因而导致异步时钟切换时生成一个“rate”信号。
该信号会在恢复时钟飘移超过阈值的时候进行指示。
这个模块在生成rate_output或时钟漂移状态信号前会检查变化的次数。
Drp_Control：这个控制模块通过DRP接口来编程收发器。每个RX\TX单元的串行时钟分频参数改变可以通过修改DRP接口的RXOUT_DIV和TXOUT_DIV属性来实现。
TX_Control：在TX SDI模式和比特率改变的时候，这个模块修改GTH和GTY的参数来响应。该模块专门设计用于支持在GTH和GTY收发器中实现的SDI接口。当SDI模式和TXPLL输入变化的时候，这个模块修改TXPLLCLKSEL,TXOUT_DIV, TXDATA_WIDTH, and TXINT_DATAWIDTH属性。
RX_Control：在RX SDI模式和比特率改变的时候，这个模块修改GTH和GTY的参数来响应。该模块专门设计用于支持在GTH和GTY收发器中实现的SDI接口。当SDI模式和RXPLL输入变化的时候，这个模块修改RXPLLCLKSEL,RXOUT_DIV, RXDATA_WIDTH, and RXINT_DATAWIDTH属性。
NIDRU：当应用于低线速率（低于器件的GT收发器支持最小速率）信号时，这个模块使能。在SDI中，SD模式下该模块会使能。SD-SDI模式下11倍过采样输入数据。

UHD-SDI MULTI-GT wrapper由以下块组成：

Serial Transreceiver GTHE Wrapper（例化GTHE quad）
Serial Transreceiver GTHE Wrappe（例化GTYE quad）
Serial Transreceiver GTYE Common（控制COMMON原语，进行内部的PLL管理和DRP访问）
Serial Transreceiver GTHE Common（控制COMMON原语，进行内部的PLL管理和DRP访问）

接口描述

cmp_gt_ctrl Input Ports

cmp_gt_ctrl输入端口是 SMPTE UHD-SDI GT IP和收发器（包括GT COMMON）中控制输入接口。
包括PLL复位、PLL断电、参考时钟选择、断电、参考时钟稳定信号

cmp_gt_sts Output Ports

这些信号连接到cmp_gt_sts接口。
包括PLL锁定、GT状态、接收信号的状态、错误信息提示等

rx_change_fail_code

1、当请求更改RX SDI模式时，需要在GT收发器中更改RXCDR_CFG2属性，UHD-SDI控制模块会尝试进行DRP写入循环来修改属性。如果UHD-SDI DRP控制模块检测到在写入的RXCDR_CFG2及重新写入后的实际值之间不同，rx_change_fail_code会报该错误。
2、修改RXOUT_DIV属性错误。
3、GT Wizard IP 的gtwiz_reset_rx_datapath_in端口在完成一系列的DRP和GT的端口的动态配置后会拉高来复位GT RX。如果端口gtwiz_reset_rx_done_out无法拉高，报该错误。
4、修改RXDATA_WIDTH属性错误。
5、修改RXINT_DATAWIDTH属性错误。

tx_change_fail_code

1、TXDATA_WIDTH错误。
2、TXINTDATA_WIDTH错误。
3、TXOUT_DIV错误。
4、GT Wizard IP 的gtwiz_reset_tx_datapath_in端口在完成一系列的DRO和GT的端口配置后会拉高来复位GT TX。如果端口gtwiz_reset_tx_done_out无法拉高，报该错误。

RX_AXIS4S Interface

略

S_AXIS_STS_SB_RX Interface

intf0_ctrl_sb_rx_tdata：来自收发器的Sideband signal
bit0：rx_change_done
bit2：gtrxresetdone
bit3：rx_m
bit8：rx_fabric_rst，当这位置1的时候，SMPTE UHD-SDI RX ip复位

TX_Configurable_Debug_Ports

gt_txpmareset_in：用来复位TX PMA层。先拉高再拉低来开始PMA复位流程。在顺序模式下，激活此端口将重置TX PMA和TX PCS。
gt_txpcsreset_in：用来复位TX PCS层。先拉高再拉低来开始PCS复位流程。在顺序模式下，激活此端口将重置TX PCS。
gt_txdiffctrl_in：驱动摆幅控制，默认值有用户自定义，单位为mVPP。峰峰电压值测量在TXPOSTCURSOR = 5’b00000
and TXPRECURSOR =5’b00000时(参考UG576)。
gt_txpostcursor_in：后加重(参考UG576)。
gt_txprecursor_in：预加重(参考UG576)。

IP设计

通用设计指导

寄存器信号

为了在可编程逻辑器件上简化时序和提高系统性能，将应用和ip核之间所有的输入输出信号寄存器化。这意味着所有输入输出用户应用的信号都应该来自于或接到FF上。因为寄存器信号并不是作用于所有路径，这样的话便简化了时序分析过程，使得xilinx工具的布局布线更加容易。

认识重要的时序信号

example design提供的约束确定了需要用到的关键信号和时序约束。

只做允许的修改

你不应该修改这个IP核。任何修改都可能对系统时序和协议合规造成不利的影响。只有对在ip核生成的时候在对话框中可供选择的配置选项的配置是支持的。

时序

UHD-SDI GT ip核的时钟结构基于你对QPLL和相关的参考时钟的选择。

drpclk_in：默认100mhz，drp频率有效范围需要查看相关的数据手册（GTH\GTY）。
intf_0_qpll0_refclk_in：基于PLL参考时钟进行连接
intf_1_qpll0_refclk_in：基于PLL参考时钟进行连接

在应用GTH\GTY收发器时，这里有一些时钟要求。
SDI协议不允许通过增删数据来进行时钟纠正，需要注意这些时钟在整个系统中是如何生成和使用的。
收发器需要参考时钟，参考时钟通过收发器quad中的PLL来生成所需的串行时钟。串行比特率是整数倍的参考时钟。
进一步来讲，给到TX IP核的数据的线速率必须是GT参考时钟的整数倍。因此，你必须了解发送参考时钟是如何生成的，以此来保证将要发送的数据和参考时钟的频率之间是锁定的。

GTH\GTY发送时钟

在Ultrascale FPGA收发器向导进行GT IP生成时使能的Transmitter User Clocking Network Helper block将会处理GTH\GTY时钟。
txusrclk和txusrclk2的频率通过BUFG_GT来驱动，频率与进入txdata的频率相同，这两个时钟通过对PLL后的串行时钟分频后得到。

GTH\GTY接收时钟

GTH\GTY接收参考时钟不需要和输入的SDI信号的比特率有明确的关系。因为收发器上的时钟数据恢复单元（CDR）能够接收偏移在接收参考时钟在 ±1,250 ppm (≤ 6.6 Gb/s)和±200 ppm (>8.0 Gb/s)偏移的数据。这样就允许接收参考时钟使用与接收到的SDI信号没有时钟频率相位关系的晶振时钟。GTH\GTY生成一个与接收到SDI信号频率相同的恢复时钟。这些时钟通过Receiver User Clocking Network Helper Block（GTH/GTY
Wizard IP下）的rxusrclk和rxusrclk2端口输出，通BUFG_GT来驱动。除了SD信号外，rxusrclk和rxusrclk2就是准确的恢复时钟。

Dynamic Reconfiguration Port (DRP)时钟

自由运行、固定频率的时钟用来进行DRP配置。有效的时钟频率在Ultrascale收发器向导标注，时钟频率范围正常在3.125mhz到200mhz之间。与其他时钟之间不需要有任何指定的关系。在SDI模式变更的时候保持频率不变。这个时钟必须一直保持在一个值，而且当SDI应用使用时不能被停止。这个时钟能被所有的SD接口使用。

时钟频率和时钟使能环境

rxusrclk and txusrclk取决于收发器的SDI模式和rxdata and txdata端口位宽。使用使能信号来丢弃在该时钟下多余的数据。
1/1指每个时钟周期都使能；
2/2指每两个时钟周期使能；
4/4指每四个时钟周期使能；
5/6指5个或6个时钟周期使能（等效为5.5个时钟周期使能一次）；
在这里插入图片描述

GTH收发器参考时钟

GTH收发器按quad进行分组，每个quad包含四个GTHE4_CHANNEL原语和一个GTHE4_COMMON原语（包括两个quad PLL）。QPLL0\QPLL1生成的时钟分发给quad上的四组收发器。每个GTHE4_CHANNEL有自己的Channel PLL（CPLL），可以给这个收发器的RX\TX提供一个时钟。每个RX\TX单元可以配置使用QPLL0\QPLL1\CPLL来作为它的时钟源。更进一步，任何一个RX\TX都可以动态选择PLL时钟源。这个配置和动态选择时钟的能力对于SDI应用是有意义的。
在-1速度等级器件上，CPLL和QPLL的最高速率分别为6.25Gb/s和16.375Gb/s，所以对于-1器件，CPLL只支持到6G线速率，而QPLL可以支持12G线速率。
UltraScale+ GTH Transceiver Quad Configuration（图）：
在这里插入图片描述
UHD-SDI 应用需要收发器支持以下九个不同的比特率：

270 Mb/s for SD-SDI
1.485 Gb/s for HD-SDI
1.485/1.001 Gb/s for HD-SDI
2.97 Gb/s for 3G-SDI
2.97/1.001 Gb/s for 3G-SDI
5.94 Gb/s for 6G-SDI
5.94/1.001 Gb/s for 6G-SDI
11.88 Gb/s for 12G-SDI
11.88/1.001 Gb/s for 12G-SDI
CDR单元可以支持时钟频率相较参考时钟在+/-1250 ppm（非12G）和1000 ppm（12G）内的时钟。
对于HD\3G\6G\SD应用来说，所有的比特率都可以用一个参考时钟来接收，因此，对于非12G应用来说，只有一个参考时钟即可。
然而在12G应用下，CDR的频率容限只有±200ppm，因此需要两个不同频率的参考时钟来接收两种比特率的12G信号，148.5 MHz接收11.88 Gb/s数据，148.5/1.001MHz接收11.88/1.001 Gb/s数据。

因为发送数据的线速率会是参考时钟的整数倍，所以参考时钟必须和发送数据的速率成倍数关系。
发送参考时钟通常通过genlock pll生成。
在某些情况下，比如直通模式下，sdi发送参考时钟来自于sdi rx恢复时钟。这时就需要一个外部的PLL来减少恢复时钟进入tx参考时钟前的时钟抖动。
当在一个quad上既有12G接收又有12G发送的时候，XILINX建议发送使用CPLL，接收使用QPLL的组合。TX的整数或分数速率可以通过CPLL参考时钟选择(CPLLREFCLKSEL) 来实现。txsysclksel and rxsysclksel接口用于选择TX\RX的串行PLL时钟源。
把一个参考时钟连接到CPLL，另一个连接到QPLL0\1也是可以的。
在这里插入图片描述
每一个GTH RX\TX单元都有一系列的时钟分频器来对选择的时钟进行2的指数次幂分频。这样就允许在一个quad上的RX单元工作在同一个QPLL频率但实际线速率不同的情况。
对于270Mb/s的SD制式，采用11倍过采样技术。
通过使用四个二分频器使只用两个参考时钟就可以接收或发送多个SDI比特率。
通过DRP接口可以修改RXOUT_DIV and TXOUT_DIV属性，RX\TX的串行时钟分频值就可以更改。

Typical GTH Reference Clock Implementation for SDI（图）
在这里插入图片描述
上图没有显示时钟乘法器和quad间的参考时钟路由。
接收器可以接收所有的SDI比特率通过使用QPLL0\QPLL1来提供来自于参考时钟的串行时钟给quad上的所有接收器。
发送器也可以通过动态选择QPLL0\QPLL1来发送所有制式。
当使用QPLL0\QPLL1来进行整数和分数的速率变化时，SDI RX的速率选择会导致时钟误差使得TX部分中引入了CRC错误。该错误只在12G时出现。相关内容可以查看AR72254和AR72449。因此，当使用同时发送和接收12G整数和分数的模式时，不推荐这样使用。
当使用-1的器件来同时进行12G收发整数和分数模式的时候，需要分两个独立的GT quad。
GT的四路TX或者四路RX之间是独立的，不会影响其他的TX\RX。

在某些SDI的应用中，即使SDI发送相同的标称比特率的时候，仍然需要SDI发送的几个通道之间有轻微的比特率差异。典型应用就是SDI路由器上TX需要保持和与它连通的RX相同的比特率。这时，两个发送器的标称比特率相同，但是实际上会有ppm级的差异。
UltraScale+ GTH quad architecture支持这种模式，因为它每个quad上有2个QPLL和4个CPLL,TX使用各自的CPLL即可。这时需要至少5个参考时钟（1个RX,4个TX），需要该QUAD使用与其相邻的两个QUAD的参考时钟接口。
除此之外，PICXO技术也能实现时钟偏移，而且可以只用QPLL来实现，不需要很多参考时钟。

Resets

速率检测模块监测时钟频率改变，并在由于速率改变或其他原因导致异步的时钟选择时生成复位信号。
这个模块通常标志着恢复时钟超飘移过阈值。

设计流程

约束和生成IP核

如果LINK0选择CPLL作为TX PLL，其他LINK也只能选择CPLL作为TX PLL。

验证、合规、互操作性

SDI 电气接口

根据SDI电气标准，在SDI信号进出GTH收发器的时候，需要一个芯片外部的SDI线缆均衡器或线缆驱动器。
需要一个外部的SDI线缆均衡器来将单端75Ω信号转换成50Ω的差分信号来满足GTH接收器的输入信号需求。
多个厂商的SDI线缆均衡器均满足要求。
这些线缆均衡器的差分信号输出通常要求是AC耦合连接到GTH接收器，因为共模电压通常会存在差异。

在外部SDI均衡器和GTH RX的串行接收器之间的AC耦合电容容值必须足够大到能在不显著降低有效信号的情况下通过
SDI pathological signals。

GTH RX的差分输入拥有内置的差分终端。
RX 终端使用MODE3是GTH RX输入SDI信号应用的推荐终端模式。
GTH 内部可编程终端电压应该被SDI应用设置成800mV。

在这里插入图片描述
同样地，GTH TX的差分串行输出需要接在一个SDI线缆驱动器的输入端上，通常是AC耦合。
线缆驱动器将将GTH TX输出的差分串行信号转换成符合SDI电气标准的单端信号。
SDI线缆驱动器通常还有一个压摆率输入来控制线缆驱动器的压摆率。
SD的压摆率需求和和HD\3G\6G\12G信号的压摆率显著不同。
通查这个SDI线缆驱动器的压摆率控制输入是由FPGA来控制的，然而12G-SDI FMC 扩展板使用了线缆驱动器的内部控制。
这个应用说明随附的控制模块生成一个转换速率控制信号，用于其他使用情况下的外部SDI电缆驱动器。
同样，GTH TX和线缆驱动器间AC耦合电容的容值需要足够大，最小1uF，推荐使用4.7uF。
在这里插入图片描述