adc采样时间_交错ADC揭秘

时间交错技术可使用多个相同的模数转换器[1] (ADC)，并以比每一个单独数据转换器工作采样速率更高的速率来处理常规采样数据序列。简单说来，时间交错(IL)由时间多路复用M个相同的ADC并联阵列组成，如图1所示。这样可以得到更高的净采样速率fs(采样周期Ts = 1/fs)，哪怕阵列中的每一个ADC实际上以较低的速率进行采样(和转换)，即fs/M。因此，举例而言，通过交错四个10位/100 MSPS ADC，理论上可以实现10位/400 MSPS ADC。

为了更好地理解IL原理，图1中一个模拟输入VIN (t)以M个ADC进行采样，其结果为组合数字输出数据序列DOUT。ADC1最先采样VIN (t0)并开始将其转换为n位数字信号。Ts秒后，ADC2将采样VIN (t0+Ts)并开始将其转换为n位数字信号。接着，Ts秒后，ADC3将采样VIN (t0 +2Ts)，以此类推。ADCM完成VIN (t0 +(M-1)×Ts)采样后，开始下一个采样周期，并从ADC1采样VIN (t0 +M×Ts)开始，依次进行下去。

由于ADC顺序输出n位数据且输出顺序与刚才描述的采样操作顺序一致，这些数字n位字由同一张图右侧的解复用器所采集。这里获取的是重新组合的数据输出序列DOUT (t0 + L)，DOUT (t0 + L + Ts)，DOUT (t0 + L + 2Ts)，...。L表示每一个单独ADC的固定转换时间，而该重新组合的数据序列是一个n位数据序列，采样速率为fs。因此，虽然各个ADC(通常称为"通道")为n位ADC且采样速率为fs/M，但整体等于采样速率为fs的单个n位ADC，而我们将其称为时间交错ADC(与通道相区别)。输入本质上是分隔开的，并由阵列中的ADC单独处理，然后在输出端连续重组，以便构成输入VIN的高数据速率表示DOUT。

图1. M次交错的n位ADC阵列每一个ADC的采样速率为fs/M，得到的时间交错ADC采样速率为fs。M = 4的时钟方案示例在该图下半部分显示。

这种强大的技术在实际使用时存在一些难题。一个重要的问题是来自通道的M数据流经过数字组装后重构原始输入信号VIN。如果我们看一下频谱DOUT；除了看到VIN的数字信号以及模数转换引入的失真，我们还将看到额外的和大量的杂散成分，称为"交错杂散"(或简称为IL杂散)；IL杂散既没有多项式类型失真的签名——比如较高次信号谐波(2次，3次，等等)——也没有量化或DNL误差签名。IL伪像可视为时域固定码噪声的一种形式，由通道中的模拟损害引起，因为在交错过程中采用分隔转换信号进行调制并出现在最终的数字化输出DOUT。

让我们分析一个简单的示例，了解可能会发生什么情况。考虑频率fIN下正弦输入VIN的双路交错ADC情况。假定ADC1具有增益G1，ADC2具有差分增益G2。在这种双路IL ADC中&#x