c19级m序列VHDL语言,基于FPGA的VHDL语言m序列生成详细讲解+源码.doc

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说明

可控m序列产生器我分成四个小模块来做，M，M1，M2，M3分别对应为：m序列产生器、控制器、码长选择器、码速率选择器。

一、M: m序列产生器

这是该设计的核心部分，原理就是设计一个通用m序列产生子单元，然后由外部选择器来写入码型，码长等参数，加以循环可连接成任意长度的m序列产生器，其子单元结构如下：

C(N)A(N)Q(N+1)

C(N)

A(N)

Q(N+1)

C(N-1)

Q(N)

B(N)

D

+

CP

图中，主要部件是一个D触发器，Q(N+1)为上一级输出；Q(N)既是本级输出；CP为选择后的时钟脉冲；B(N)为本级参数选择控制；A(N)受控于B(N),决定本级输出Q(N)是否反馈(B(N)为1时反馈)； C(N)为本级反馈；C(N-1)为下一级反馈。具体原理参看m序列组成结构。

此外，本程序还加入了EN(发送控制)、RN(首单元置数)、SEL1(码长选择，即N的选择，N=2-15)、SEL2(码型选择，即正逆码选择)四个控制端，可满足设计要求。OP为码输出端。

二、M1：控制器

控制器主要是将外部的序列发送控制信号STA转换为EN和RN两个控制信号。其中，EN与STA的波形基本一致，只是它与CP进行了同步处理；RN在EN为‘1’的头一个脉冲周期里置高电平，以达到为序列发生器的首端置数的目的。