qq_36026488的博客

原创 吐血整理2023年最齐全的IC验证设计资料分享

在这个过程中，多去思考和总结，像我一开始就过于追求速度，想很快上手，导致有的地方一直理解的都不是很到位，比如阻塞赋值和非阻塞赋值这样的问题，所以认真地去把每一个点去想清楚，形成一定的代码风格和硬件思维，这会后面是非常有好处的。我想这也是靠我的努力换来的，面试的内容基本都是老师课上讲的，基础知识掌握好，项目多深挖，多思考。首先先从基础入门开始，linux、数字电路基础、verilog、c语言等，在这些课程中重点学习linux 和verilog，数电也需要掌握，基础概念至少要了解，在面试时会经常问到。

原创 基于FPGA的简易 DDS 信号发生器的设计

文章目录前言一、pandas是什么？二、ROM 内波形数据写入1.MIF2.DDS 模块参考代码波形仿真前言DDS 是直接数字式频率合成器（Direct Digital Synthesizer）的英文缩写，是一项关键的数字化技术。与传统的频率合成器相比， DDS 具有低成本、低功耗、高分辨率和快速转换时间等优点，广泛使用在电信与电子仪器领域，是实现设备全数字化的一个关键技术。作为设计人员，我们习惯称它为信号发生器，一般用它产生正弦、锯齿、方波等不同波形或不同频率的信号波形，在电子设计和测试中得到广泛应

原创 基于FPGA的频率计设计

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档文章目录前言一、频率计是什么二、使用步骤1.测量方法2.测周方法:3.系统框图总结前言所谓“频率”，就是周期性信号在单位时间(秒)内变化的次数。一、频率计是什么所谓“频率”，就是周期性信号在单位时间(秒)内变化的次数。若在一定的时间间隔T内计数，计得某周期性信号的重复变化次数为N，则该信号的频率可表达为: f =N/ T所以测量频率就要分别知道N和T的值，由此，测量频率的方法一般有三种:测频方法、.

原创 基于FPGA芯片的雷达超声波监测系统

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档文章目录前言一、设计任务与要求：二、使用步骤总结前言该系统可以在单一直线方向上进行监测测距，并将所得的测距离显示在数码管上，所测得的距离应在2cm到2m内误差较小，并且当超声波模块所测得的距离小于某一数值时使用FPGA控制蜂鸣器发出一定频率的声音，超声波模块所测得得距离越小使蜂鸣器所发出的声音越大，频率越高，以此来达到提醒距离的功能。该系统驱动超声波模块在一定时间内发送一道声波，声波碰到障碍物后反射回来，然后由另一个管脚来进行接收，.

原创 大华FPGA的笔试问题解析------（1）

文章目录大华FPGA的笔试问题解析二、试题内容解析1.选择题2.解析3下次来分析填空题大华FPGA的笔试问题解析二、试题内容解析1.选择题1、Assign a = (b[15:0] == 16’hd5) ? 1’b0 : 1’b1；该语句需要几个4输入LUT实现( )A 2 B 3 C 4 D 52、#include Main(){int a;int b;a=-2;b=0;while(a++&&++b);printf("%d,%d\n", a,b).

原创 Modelsim的安装教程

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档文章目录前言一、Modelsim安装二、破解1.拷贝Crack文件夹中的文件2.破解过程可能出现的错误前言Modelsim的安装与破解使用一、Modelsim安装打开下在之后的文件夹，直接双击exe文件进行安装。不熟悉时，可以直接使用默认路径进行安装，不进行路径上的修改。1、下载并解压好文件包，然后运行安装程序根据向导提示进行软件安装2、依提示安装软件过程中需要注意的是，会有三个弹出框提示，首先是是否创建桌面快捷方式提示

原创 基于Verilog实现2FSK调制

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档文章目录为什么要进行调制？FSK调制原理二、使用步骤1.引入库2.载波的实现2.波形查看技巧总结为什么要进行调制？提示：这里可以添加本文要记录的大概内容：例如：随着人工智能的不断发展，机器学习这门技术也越来越重要，很多人都开启了学习机器学习，本文就介绍了机器学习的基础内容。提示：以下是本篇文章正文内容，下面案例可供参考FSK调制原理示例：pandas 是基于NumPy 的一种工具，该工具是为了解决数据分析任务而创建的。二

原创 关于安装Git后，项目目录右键菜单无Git Bash Here命令的选项

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档文章目录前言一、为什么会出现这样的情况？二、使用步骤1.Win+R2.在注册表中3.新建完command4添加图标5将数据设置总结前言一直习惯在win下使用Gitbash来运行make等一些简单的指令，今天突然发现，安装了gitbash之后，右键竟然没有发现这样选项一、为什么会出现这样的情况？这个主要是和win的注册表相关的，可以通过修改注册表来创建这个选项。二、使用步骤1.Win+R2.在注册表中找到Dircto

原创 使用MegaCore-plug-in manager时对工程进行综合仿真，但是会弹出Error: Can‘t generate netlist output files because the fil

前言使用MegaCore-plug-in manager时对工程进行综合仿真，但是会弹出Error: Can’t generate netlist output files because the fil一、报错信息二、解决方法总结其实出现问题的根本原因就是盗版软件，license不好使，大多数的破解文件都涵盖不了所有的功能，这样设置一下，可以避免生成网表文件。...

原创 集成时钟门控单元

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档文章目录集成时钟门控单元一、集成时钟门控单元是什么？二、有两种常用的ICG电池类型1.AND门组成的门控单元2.OR门组成的门控单元总结集成时钟门控单元时钟门控是通过时钟使能信号关闭模块时钟来降低时钟功率的常用技术。时钟门控在功能上仅需要一个AND或OR门。考虑您正在使用带有时钟的AND门。高EN沿可能随时出现，并且可能与时钟沿不一致。在这种情况下，“与”门的输出将比时钟占空比短的时间为1。反过来，您最终会在时钟信号中出现毛刺。一

原创 signaltap查看模拟波形 操作方法

原创 FPGA边沿检测Verilog实现（包含上升沿，下降沿，双边沿）详细介绍

边沿检测脉冲边沿的特性：两侧电平发生了变化CODE代码如下（示例）：module edge_detect(input clk, input rst_n, input data_in, output raising_edge_detect, output falling_edge_detect, ou..

原创 Questasim10.6c下载安装教程

questasim作为modelsim的高级版,用着速度还是比modelsim爽很多，基本上所有操作指令都是和modelsim兼容的。最重要的是其本身害支持UVM的组件使用文章目录前言使用步骤1.引入库2.读入数据前言提示：这里可以添加本文要记录的大概内容：例如：随着人工智能的不断发展，机器学习这门技术也越来越重要，很多人都开启了学习机器学习，本文就介绍了机器学习的基础内容。提示：以下是本篇文章正文内容，下面案例可供参考使用步骤1.引入库代码如下（示例）：questasim10.6c下

原创 各种波形文件vcd,vpd,shm,fsdb仿真工具中所需要的

文章目录前言一、Modelsim -WLF (Wave Log File)VCD（Value Change Dump）二、VCS -vpd（Value Change Dump）三、Debussy / Verdi -FSDB (Fast Signal DataBase)四、 NC verilog -shm总结前言仿真是IC设计不可或缺的重要步骤，仿真后一般需要记录下波形文件，用于做详细分析和研究。一、Modelsim -WLF (Wave ..

原创 数字集成电路中 IP软核固核与核

IP（Intellectual Property）就是常说的知识产权。美国Dataquest咨询公司将半导体产业的IP定义为用于ASIC、ASSP和PLD等当中，并且是预先设计好的电路模块。IP核模块有行为（Behavior）、结构（Structure）和物理（Physical）三级不同程度的设计，对应描述功能行为的不同分为三类，即软核（Soft IP Core）、完成结构描述的固核（Firm IP Core门级电路网表的形式）和基于物理描述并经过工艺验证的硬核（Hard IP Core电路物理结构掩模版图

原创 同步复位，异步复位，异步复位与同步释放

项目场景：提示：简单介绍各种复位的区别。例如：异步复位：它是指无论时钟沿是否到来，只要复位信号有效，就对系统进行复位。用Verilog描述如下module rst( input clk, input rst_n, input data_in, output reg out ); always @ (posedge clk or negedge rst_n) if(!rst_n) out <= 1'b0; el

原创 数字电路中跨时钟域问题CDC-----2(单比特数据传输)

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档文章目录前言一、跨时钟域问题什么？二、使用步骤1.引入库2.读入数据总结前言提示：这里可以添加本文要记录的大概内容：例如：随着人工智能的不断发展，机器学习这门技术也越来越重要，很多人都开启了学习机器学习，本文就介绍了机器学习的基础内容。提示：以下是本篇文章正文内容，下面案例可供参考（在这一篇文章中，我们先进行单比特数据的跨时钟域传输的讲解）一、跨时钟域问题什么？示例：pandas 是基于NumPy 的一种工具，该工具是为了解

原创 数字电路中跨时钟域问题CDC-----1(亚稳态)

这里写目录标题亚稳态的恶略影响建立时间与保持时间恢复时间与去除时间亚稳态亚稳态的恶略影响建立时间与保持时间恢复时间与去除时间亚稳态从这篇开始，推送一系列芯片设计中跨时钟域（CDC) 的知识。跨时钟域设计几乎是现代数字芯片设计中所有设计人员必须要掌握的基本知识，但是从自身的经历来说，这方面的知识在本科和研究生的课程当中都没有讲过，却是面试中经常被考到的知识点。同时工作中工程师也必不可少地要和CDC打交道，考虑如何进行跨时钟域设计，以及掌握CDC 相关的EDA工具。以下文章我们就从跨时钟域设计的最基本

原创 一文搞定面试笔试中（Verilog）的所有分频器

本篇文章介绍一下在数电中经常使用到得各种分频模式。这里写目录标题偶数分频奇数分频半整数分频偶数分频奇数分频半整数分频偶数分频最简单二分频，在输入时钟上升沿翻转即可。N分频（N为偶数），计数器计数到N/2-1翻转。如进行4分频，count=4/2-1=1时翻转，6分频计数器计到2翻转。程序如下，经过实测验证，正确。下面展示一些 偶数分频。// An highlighted blockmodule test1( clk , rst_n , //其他信号,举例do

原创 数字电路中的触发器与锁存器（1）

第一部分首先讲述锁存器1、latch由电平触发，非同步控制。在使能信号有效时latch相当于通路，在使能信号无效时latch保持输出状态。DFF由时钟沿触发，同步控制。2、latch对输入电平敏感，受布线延迟影响较大，很难保证输出没有毛刺产生；DFF则不易产生毛刺。3、如果使用门电路来搭建latch和DFF，则latch消耗的门资源比DFF要少，这是latch比DFF优越的地方。所以，在ASIC中使用 latch的集成度比DFF高，但在FPGA中正好相反，因为FPGA中没有标准的latch单元，

原创 FPGA中的小数运算

最近在图像算法的中间遇到一下小数的运算问题，虽然之前也遇到很多次，但是这次记录下来。 R=1.164(Y-16) +1.596(Cr-128) G=1.164(Y-16) -0.391(Cb-128) -0.813(Cr-128) B=1.164(Y-16) +2.018(Cb-128）遇到的一些问题是，色彩空间的转换问题...

原创 为什么会有D触发器需要建立时间setup和保持时间hold要求

D触发器结构每次在做数字电路的时候，关于时序的问题总会遇到setup、hold，在搞清楚为什么有这些参数的时候，首先要清楚D触发器的结构D触发器可以由静态逻辑实现，也可以由动态逻辑实现，这里仅讨论静态CMOS D触发器的结构构成一个D触发器最普遍方法是采用主从结构，由一个负latch（主级）和正latch（从级）串联而成，而latch可以采用传输门构成。主从触发器的工程主要是分为一下2个节拍。1...

原创 Quartus调用Modelsim仿真出现(vlog-2155) Global declarations are illegal in Verilog 2001 syntax.错误解决方法

错误提示：(vlog-2155) Global declarations are illegal in Verilog 2001 syntax.报错语句解决方法，将此文件放入文件夹的路径内，在建立Modelsim工程师时候并不用添加这个文件进入工程

原创 求一组数据中的最大最小值以及数据之和。FPGA手撕代码

原创 基于Verilog实现2ASK调制

为什么要进行调制？在进行无线通信时，基带产生的信号需要通过天线发送出去，需要满足一个条件，即欲发射信号的波长与天线的尺寸可比拟（通常认为天线尺寸应大于波长的十分之一），这个信号才能通过天线发射出去。有一个音频信号的频率范围为20Hz~20KHz，则其最小波长为显然，这么长的天线是不现实的，所以需要采取的方法是将基带信号的频率提升到一个较高的频率，这个过程就叫调制，又叫“频谱搬移” ASK调制原理 数字调幅，又称调幅键控(ASK)，也可称“开关键控”，故又称O...

原创 加密软甲安装中间遇到问题【EZSocket】卸载后未重启电脑，再安装后加密解密都不生效，看不到加密文件时候

使用的加密软甲是亿赛通电子文档安全管理系统第一次使用软件问题描述卸载后未重启计算机直接重新安装，安装完或重启计算机后报此错误Due to non administrator privileges Copy filelockW764.sys file error=5解决方案再次运行安装的EXE文件，对整个软件进行卸载，并将其电脑重启. 关闭杀毒/安全软件，卸载EZSocket； 重启计算机； 关闭杀毒/安全软件，以管理员身份安装EZSocket；

原创 基于FPGA的M序列发生器设计

一、M序列简介M序列是最长线性反馈移位寄存器序列的简称。它是由带线性反馈的移位寄存器产生的周期最长的序列。一般来说，一个n级线性反馈移位寄存器可能产生的最长周期为（2^n-1）。因为移位寄存器的初始值不能为0，否则不管怎么移，移位寄存器的值都不为0，所以最长周期为（2^n-1）。二、应用范围M序列是广泛应用的一种伪随机序列，其在通信领域有着广泛的应用，如扩频通信，卫星通信的码分多址，数字数据中的加密、加扰、同步、误码率测量等领域。在所有的伪随机序列中，M序列是最重要、最基本的一种伪随机序

原创 ZCU104--------PYNQ上手笔记 | ① 启动Pynq

今天刚刚到手一块ZCU104。要得，开干。PYNQ项目是一个支持Xilinx Zynq器件的开源软件框架，目的在于借助Python降低Zynq嵌入式系统开发门槛，有丰富的组件：可编程逻辑的控制 Jupyter Notebook接口 预安装的Python库 网络/USB/UART接口要使用Pynq，需要Pynq image和Zynq芯片，目前Pynq项目支持三个板：Digilent的Pynq-Z1 TUL的Pynq-Z2 Xilinx的ZCU104参考教程Pynq入门指南Get.

原创 奇数分频器verilog

在数字电路设计中，分频器的设计是一个基本知识点，对于偶数分频器的设计来说比较简单，在此不再赘述，那么对于奇数分频器以及小数分频器的该怎么去处理呢，本篇博文主要来谈谈奇数分频器的设计。奇数分频器的实现可以分为两大类：占空比非50%的奇数分频器的实现 占空比为50%的奇数分频器的实现 对于占空比非50% 的奇数分频器的实现也是非常简单，对于3分频，可实现占空比为1/3或者2/3，对于7分频而言其占空比可实现1/7,4/7,2/7，其他奇数分频可得到类似的结果。这样的奇数分频器的实现很简单，让计数器达到.

原创 无毛刺的时钟切换电路（glitch_free）

在数字电路设计中，模块的运行时钟切换时，需要考虑到是否会产生glitch，小小的glitch有可能导致电路运行的错误。所以时钟切换时需要特别的处理。第一步这个电路显然不能用于时钟的选择，因为这将导致输出时钟存在毛刺，后级电路是不能直接用的改进的时钟切换电路 为了保证不在时钟的高电平时期进行选择信号的时钟的切换。在时钟的下降沿寄存选择信号（SELECT）可确保在任一时钟处于高电平时输出端不会发生变化，从而防止斩波输出时钟（意思是下降沿寄存，可以保证下降沿到...