verilog always语法_Verilog语法之十：过程块（initial和always）

最新推荐文章于 2024-05-10 15:31:53 发布
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文章标签： verilog always语法 verilog 中forever always verilog实例引用是并行语句
本文详细介绍了Verilog中的initial和always语句。initial块主要用于仿真时的信号初始化和测试激励信号生成，而always块则不断重复执行，通常用于描述时序逻辑。always语句的使用包括沿触发、电平触发以及无敏感列表的组合逻辑描述，需要注意其综合规则和与assign语句的区别。
摘要由CSDN通过智能技术生成

本文首发于微信公众号“花蚂蚁”，想要学习FPGA及Verilog的同学可以关注一下。

过程块是行为模型的基础。

过程块有两种：

  • initial块，只能执行一次
  • always块，循环执行

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过程块中有下列部件：

  • 过程赋值语句：在描述过程块中的数据流
  • 高级结构（循环，条件语句）：描述块的功能
  • 时序控制：控制块的执行及块中的语句。

initial语句与always语句和begin_end与fork_join是一种高频搭配：

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1.initial语句

initial语句的格式如下： 

initial
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悟已往之不谏 知来者之可追
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automatic 及 fork...join_none 的一些深入探究~
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