hhh_fpga-CSDN博客

原创 xilinx PL测 DP 点屏 /接收（三）--TX

xilinx PL测 DP 点屏 /接收（三）--TXa)硬件：官方ZCU106开发板 , tb-fmch-vfmc-dp子卡。b)软件：vivado2021.1，vitis2021.1，裸机程序。

2022-11-24 13:55:34 2130 1

原创 xilinx PL测 DP 点屏 /接收（二）--RX

xilinx PL测 DP 点屏 /接收（二）--RX环境：a)硬件：官方ZCU106开发板 , tb-fmch-vfmc-dp子卡。b)软件：vivado2021.1，vitis2021.1，裸机程序。

2022-11-24 09:13:29 2941 6

原创 xilinx PL测 DP 点屏 /接收（一）--环境

xilinx PL测 DP 点屏 /接收（一）a)硬件：官方ZCU106开发板 , tb-fmch-vfmc-dp子卡。b)软件：vivado2021.1，vitis2021.1，裸机程序。

2022-11-24 08:58:49 2215 13

原创 ps dp在live video模式下播放视频

ps dp在live video模式下播放视频

2022-11-11 10:24:47 876

转载 MIPI 系列之 DSI

目录 1、模式 1.1、Command 模式 1.2、Video 模式 2、物理连接以及 PHY 3、层次划分 3.1、物理层特性 3.1.1、数据传输 3.1.2、双向传输数据 3.2、多通道管理 3.2.1、通道数目匹配 3.2.2、通道数目和数据匹配 4、多 DSI Receiver 4.1、多 DSI Receiver 结构 4.1.1、2...

2022-05-26 11:04:44 4453

转载 MIPI 系列之 D-PHY

目录 1、简述 2、管脚连接 3、D-PHY 的时钟 4、D-PHY Lane (Clock Lane And Data Lane) 4.1、信号摆幅 4.2、信号含义 4.3、状态码 5、传输特性和方向 6、D-PHY Data Lane 6.1、高速 Data Lane 传输 6.2、双向传输 Data Lane Turnaround 6.3、Data Lane 的 E...

2022-05-26 11:03:01 2946 4

原创 ZYNQ系列之-----SD卡中BMP图片读取+ddr读写验证

1、前提：sd卡挂载在ps测，并且使用的ZYNQ系统。和前文是一样的。ZYNQ系列之-----SD卡读写文件_hhh_fpga的博客-CSDN博客2、设备与软件软件： vivado 2021.2 及其配套的软件。硬件： ZCU106开发板。3、PL测SD的设置4、VITIS软件设置在“Board Support Package Settings”中设置“xilffs”这里的"use_lfn"选项要设置为1之后，就可以操作sd卡中的名字比较长的...

2022-05-24 16:43:47 2324 2

原创 ZYNQ系列之-----SD卡读写文件

1、前提sd卡挂载在ps测，并且使用的ZYNQ系统2、设备与软件软件： vivado 2021.2 及其配套的软件。硬件： ZCU106开发板。3、PL测SD的设置4、VITIS软件设置在“Board Support Package Settings”中设置“xilffs”这里的"use_lfn"选项要设置为1之后，就可以操作sd卡中的名字比较长的文件。5、ps测代码：初始化代码：u32 sd_i...

2022-05-24 16:08:10 3702 3

原创 PAJ7620u2手势模块

一、简介：手势传感器，捕捉手势的芯片。1、内置光源和环境光源抑制滤波器集成的led，镜头和手势感测器在一个小的立方体模组，能在黑暗或低光环境下工作。2、内置9个手势类型：上，下，左，右，前，后，顺时针旋转，逆时针旋转，挥动。支持输出中断。3、支持接近检测功能，检测物体体积大小和亮度。4、分辨率：60x60 pixels ，每个像素的大小是：20x20 um2 ，最大支持的速率：720fps。5、模式：gesture / cursor / image modes6、控制速度：...

2022-05-16 18:59:06 5960 2

转载 AXI4总线--AXI4-Lite篇

写在前面 AXI4-Lite总线可以说是AXI4-Full总线的简化版，仅支持突发长度为1的事务传输。在学习AXI4-Lite总线时，建议先了解AXI4-Full总线，本文也注重介绍两者的差异。 AXI 表示 Advanc...

2022-05-16 16:56:09 1964 1

转载 AXI4总线--AXI4-Full篇

写在前面 AXI4系列链接：带你快速入门AXI4总线--汇总篇（直达链接） 1、什么是AXI4-Full？ AXI 表示 Advanced eXtensible Interface（高级可扩展接口），它是由 Arm 定义的接口协议，包含在“高级微控制器总线架构 AMBA”标准中。 ...

2022-05-16 16:46:28 1751 1

转载 AXI4总线--AXI4-Stream篇

1、什么是AXI4-Stream？ AXI 表示 Advanced eXtensible Interface（高级可扩展接口），它是由 Arm 定义的接口协议，包含在“高级微控制器总线架构 AMBA”标准中。 AXI4 接口 (AMBA 4.0) 分 3 种类型：AXI4 (AXI4-Full)：用于满足高性能存储器映射需求。AXI4-Lite：用于简单的低吞吐量存储器映射通信（例如，往来于状态寄存器的通信）。AXI4-Stream：用于高速流传输数据。...

2022-05-16 16:25:50 4997

原创 zynq系列之-----video进出VDMA+读写ddr验证

一、使用的工具：vivado 2021.2及其配套的软件二、使用到的ip1、video in to axi4_stream ip2、两个vdma IP3、zynq ip4、axi4_stream to video out ip5、vtc ip三、注意点这里使用的ps测ddr。这里输入输出的是vesa标准的1080P视频内容.这里的视频是4lane的，即一个时钟有4个像素。四、设计思想......

2022-05-06 13:45:51 3865 5

原创 TCA9548的控制

本文主要讲述TCA9548的iic控制方法，SPI通讯不适合本文。1、TCA9548作为iic的从站地址是多少？2、TCA9548的读写时序：写时序：读时序：从读写时序中可以看出，这里操作iic的时候，只有iic的物理地址，和寄存器控制。却没有寄存器的地址。实际上这是因为，这个不需要写寄存器地址，TCA9548只有一个地址，是默认的，所以在读写的时候，在写完物理地址之后就直接写入数据和读取数据。3、寄存器含义：...

2022-04-28 16:43:40 1244 2

原创 iic 控制源码

// iic master modulemodule i2c_demo( input sysClk , input sysRst , input[7:0] pid_slave_addr , input[7:0] pid_op_len , ...

2022-04-25 18:35:22 476

原创 fpga进阶---Quartus的External Memory interface Toolkit操作基本流程

使用Quartus II 13.1打开xxxxxxr.qpf。操作如下：打开Quartus II软件—>File-->Open Project-->指定xxxxxxxxx.qpf即可。Tools-->Programmer，下载用于debug的sof文件（PG不能掉电，掉电需重新下载），不知道如何下载的同事，请请教其它同事。Tools—>System Console-->External Memory interface Toolkit，如下图：双...

2021-07-03 16:38:00 1405

原创 verilog基础---uart_rx代码

1、功能概述功能是接收串口，波特率是115200，时钟是148.5Mhz。控制的参数：顶层接口： clk 148.5M Rst_n 低电平复位 rx_data 串口接收的数据 rs232_rx 串口的tx引脚线 rx_dvalid 1表示rx_data数据有效思路：设计两

2021-07-03 16:22:50 741

原创 verilog基础---uart_tx代码

1、功能概述通过参数控制，达到串口能通过参数进行不同的速率传输。功能是发送串口，波特率是115200，时钟是148.5Mhz。控制的参数：顶层接口： clk 148.5M Rst_n 低电平复位 Tx_data 串口要传输的数据 Rx232_tx 串口的tx引脚线 busy 1表示串口正在发送数据

2021-07-03 16:15:49 1256

原创 Vivado---Debug波形保存并打开的方法

方法一：抓取到波形之后，在TCL窗口输入指令：write_hw_ila_data C:/Users/ga/Desktop/lcx/wave_ila_1.ila [upload_hw_ila_data hw_ila_1]或者点击如下按钮：选择保存为.ila文件在对应的路径中找到生成的文件。需要打开波形文件时，在VIVADO中打开Hardware Manager（Debug界面）执行如下操作。在弹出的窗口打开波形文件即可。方法二：将Debug波形保存为.vcd格式

2021-06-29 19:05:41 3981

原创 verilog基础---uart协议解析

UART协议详解UART(Universal Asynchronous Receiver/Transmitter)是一种异步全双工串行通信协议，由Tx和Rx两根数据线组成，因为没有参考时钟信号，所以通信的双方必须约定串口波特率、数据位宽、奇偶校验位、停止位等配置参数，从而按照相同的速率进行通信。异步通信以一个字符为传输单位，通信中两个字符间的时间间隔多少是不固定的，然而在同一个字符中的两个相邻位间的时间间隔是固定的。当波特率为9600bps时，传输一个bit的时间间隔大约为104.16us；波特率为

2021-06-15 20:47:11 1195 1

原创 fpga进阶--时序约束

1、基础概念1.1 建立(setup)/保持(hold)时间上述的锁存沿会将数据保存下来，但是必须要满足一定的条件：建立时间Tsu：在时钟有效沿之前，数据必须保持稳定的最小时间；保持时间Th：在时钟有效沿之后，数据必须保持稳定的最小时间；1.2 亚稳态（Metastability）亚稳态是由于违背了触发器的建立和保持时间而产生的，设计中任何一个触发器都有特定的建立和保持时间，在时钟上升沿前后的这段时间窗口内，数据输入信号必须保持稳定。如果信号在这段时间内发生了变化，那么输...

2021-06-09 18:18:43 1999

原创 verilog基础---流水灯

在FPGA电路设计中，尽管流水灯的设计属于比较简单的入门级应用，但是其运用到的方法，是FPGA设计中最核心和最常用部分之一，是FPGA设计必须牢固掌握的基础知识。从这一步开始，形成良好的设计习惯，写出整洁简洁的代码，对于FPGA设计师来说至关重要。1、功能概述在本案例中，使用常用的verilog语言完成该程序，设计并控制8个灯的花式或循环点亮。具体功能要求如下：上电后，实现左移和右移交替的流水灯。右移流水灯：八个灯最左边第一个灯亮，其他灯灭；隔1s后，第二个灯亮，其他灯灭；隔1s后，第三个灯

2021-05-31 10:32:37 13152 9

原创 verilog基础---运算符优先级

verilog运算符的优先级：转载：另附上c语言的运算符优先级：优先级运算符名称或含义使用形式结合方向说明 1 [] 数组下标数组名[常量表达式] 左到右 () ..

2021-05-25 15:40:03 6836

原创 verilog基础---always

在verilog中，always块是一种常用的语句，可以是很简单的功能模块，也可以是结构最复杂的部分。一般always语句可以分为两类电路。一种是组合逻辑。一种是时序逻辑。第一类：组合逻辑//-----1.1 组合逻辑 --------Always @ (*)BeginIf(a>b)Q = 1;ElseQ = 0;end//------- end -------------//如1.1所示，就是一个简单的组合逻辑always块，它应该是被综合成一个一位的

2021-05-25 14:18:11 19394 4

原创 FPGA的防止被综合语句总结

对于fpga的开发人员来说，经常会使用到signaltap或者ChipScope这类调试工具，但是有些信号在调试工具中，添加失败。所以这里就需要用到防止综合的语句了。在代码中添加了防止综合语句，就可以正常的使用调试工具抓取信号了。话不多说。直接开搞。转载：对于intel或者altera来说。一般是使用quartus自带的综合器或者使用Synplify综合器。对于wire型语句：quartus自带的综合器使用：/* synthesis keep = 1 */和/*synthesis s

2021-04-14 11:12:05 2102

转载将调试ILA添加到MicroBlaze指令跟踪

本文转载自xilinx的官方文档。MicroBlaze是Vivado IP目录中提供的软处理器IP。有多种调试MicroBlaze的方法。这可以在Vitis中完成，也可以直接从XSCT通过MDM完成。在此博客中，我们将讨论如何向MicroBlaze指令跟踪端口添加ILA，以便我们可以在硬件中看到MicroBlaze的行为方式。硬件设计：我已经使用Vivado 2020.2创建了一个针对Xilinx VC707板的简单Hello World块设计。但是，流程对于电路板或所使用的设计将.

2021-04-02 15:50:40 647 2

原创 microblaze

MicroBlaze嵌入式软核是一个被Xilinx公司优化过的可以嵌入在FPGA中的RISC处理器软核，具有运行速度快、占用资源少、可配置性强等优点，广泛应用于通信、军事、高端消费市场等领域。Xilinx公司的MicroBlaze 32位软处理器核是支持CoreConnect总线的标准外设集合。MicroBlaze处理器运行在150MHz时钟下，可提供125 D-MIPS的性能，非常适合设计针对网络、电信、数据通信和消费市场的复杂嵌入式系统。MicroBlaze 是基于Xilinx公司FPGA.

2021-03-17 20:17:06 1056 1

原创 xilinx的QSPI的ipcore协议解读

手册解读支持特性： *可配置的AXI4接口 *支持对DRR/DTR FIFO的突发操作； *支持可配置的XIP模式操作； *支持AXI4-Lite或者AXI4接口连接的32bit Slave； *支持可配置的SPI模式：标准、双、四模式； *可编程的SPI时钟相位和极性； *可配置的FIFO深度，16、256深度；对XIP模式只支持64深度； *Configur...

2021-03-17 19:35:29 1911

原创 SPI和QSPI协议学习

1、spi原理介绍： SPI（Serial Peripheral Interface，串行外围设备接口），是Motorola公司提出的一种同步串行接口技术，是一种高速、全双工、同步通信总线，在芯片中只占用四根管脚用来控制及数据传输，广泛用于EEPROM、Flash、RTC（实时时钟）、ADC（数模转换器）、DSP（数字信号处理器）以及数字信号解码器上。SPI通信的速度很容易达到好几兆bps，所以可以用SPI总线传输一些未压缩的音频以及压缩的视频。下图是只有2个chip利用SPI总线进行...

2021-03-17 19:30:25 11919

原创 DP协议_MSA寄存器的含义

寄存器意义：1、0x500,[15:0],RO,MSA_HRES,在视频流中检测到的水平分辨率，即一行的像素个数。2、0x504,[0],RO,MSA_HSPOL,指示Tx端要求的HS极性3、0x508,[14:0],RO,MSA_HSWIDTH,指示HS脉冲的宽度，即以恢复的时钟像素时钟周期计数。4、0x50C,[15:0],RO,MSA_HSTART,在视频流中，从HS脉冲的第一个边沿到第一个有效像素之间的时钟周期个数。5、0x510,[15:0],RO...

2021-01-19 20:53:36 2404

原创 DAC121C085CIMM芯片控制

本文主要讲述下：dac的控制芯片。我自己已经在fpga的zynq上调试成功芯片：DAC121C085CIMM转载：1、iic地址：地址：000_10012、输出电压公式：Vout = 2.5208*(D/4096);3、iic的写波形图：4、iic的读波形图5、寄存器解析看到这儿，熟悉iic的应该知道怎么搞了。具体怎么搞你们就自己摸索吧，很简单的。嘻嘻嘻...

2021-01-19 20:17:57 886

原创 zynq系列之-----PL端iic使用

本文主要讲述zynq的iic使用，iic作为主站使用，作为从站的本文不适合。Iic的接口在PL端。（iic的接口在ps端的情况下，不适合本文）如果iic的接口在ps端，请看：https://blog.csdn.net/weixin_36590806/article/details/111485711转载：使用软件版本：vivado2018.3先说下PL端的设置吧：然后设置地址啥的，就不多说了。开始zynq端的编程了：貌似不需要初始化的，我的没有经过初始化就可以使用的.

2021-01-19 20:10:33 3260

原创 xilinx平台的使用脚本烧录SOF文件和ELF文件

本文主要通过脚本在线烧录xilinx的程序。你还在为公司的加密而发愁不知道怎么烧录程序吗？你还在用sd卡调试程序吗？本文教你使用脚本烧录xilinx的sof文件和elf文件。这样就不需要把工程拷贝来拷贝去。当然，如果你可以把sdk的工程到处拷贝，可以使用sdk的工程在线调试，本文可能就对于你来说作用不大了，你就可以当作看个热闹了。话不多说，正文开始：转载：利用的工具：XSCT.BAT注意点：如果你的工程是18.3，那就请用18.3的BAT，跨版本烧录是不行的。前提

2021-01-19 19:45:00 2275 4

原创 xilinx的$clog2函数

软件：vivado说明：$clog2这个计算是log2，就是求2对数，比如 log2（8） = 3 ；转载：根据xilinx官网介绍。在vivado中$clog2，它能编译通过，但是在实际中，它的底数是自然数e=2.71828.。。所以在调用这个的时候要小心。这里可以用一个function函数处理：function integer funclog2; input integer value; begin value = va...

2021-01-08 18:18:57 10735 3

原创 dp的sst模式下training流程

本文讲述dp在实际操作中的training流程dp的版本：1.4dp的模式：sst模式。转载：这里我就用我自己的理解说下，说的不对的请见谅。一、为啥要training？在使用dp点亮屏幕时，需要通过aux交互，了解显示屏的信息，例如显示屏支持的分辨率，支持的速率，支持的色彩升读，支持的格式等等内容，在知道显示屏的信息后，我们发送端，需要根据显示屏的信息，通过aux发送我们需要发送给显示屏的信息，例如：我们将要发送的视频格式，视频速率等等。在点屏之前的一系列操作，我们就叫trainin

2021-01-06 19:17:57 6466 15

原创 xilinx平台的自制ipcore步骤

使用软件：vivado 2018.31、使用代码建立工程，并编译，编译通过后，开始ipcore的制作。转载请说明出处：欢迎您转载！2、选择“tool-->Create and Package New IP…”组件。3、进入ipcore制作的界面4、选择使用本工程制作ipcore5、选择制作路劲和文件6、点击完成之后，会自动打开本界面，如果没有打开，也可以点击“Package IP”的组件打开本界面，“Identification”界面是一些ipcore的

2020-12-22 20:01:45 1146

原创 zynq系列之-----PS端iic使用

本文主要讲述zynq的iic使用。Iic的接口在ps端。（iic的接口在pl端的情况下，不适合本文）使用软件版本：vivado2018.3pl端设置：ps端：1、初始化操作：2、写操作使用函数“XIicPs_MasterSendPolled(&Iic, senddata, len, addr)”定义一个u8 senddata[6];senddata[0] = reg; 寄存器地址senddata[1] = val; 数据内容&lic：设..

2020-12-21 19:07:57 4907

原创 zynq系列之-----zynq平台的简易工程搭建

本文主要讲述 zynq平台的简单工程搭建，从pl端到ps端的工程。这个工程要搭建一个ps端的iic接口，pl端个led灯接口。使用的软件：vivado 2018.3.pl端：由于使用到了zynq，所以在pl端必须使用原理图模式搭建工程。1、所以在自己的工程中，"Create Block Design" 创建自己的zynq2、在界面中添加3、选择主时钟4、选择bank电压，这个要和自己的原理图对应5,选择iic和串口，串口是用于打印的。6、选择ddr的配

2020-12-18 19:02:08 2147 2

原创 xilinx的transceiver调试

使用平台：vivado2018.03使用IP：UltraScale FPGAs Transceivers Wizard(1.7)使用XCZU系列在vivado2018.03上建立工程，选择IP Catalog-->FPGA Features and Design--> IO Interfaces --> UltraScale FPGAs Transceiver Wizard设置界面仿真验证过程：1、对代码的初步验证，结果不通过。在修改代码后，仿真能正常.

2020-12-12 16:11:57 2921 12

原创 dp协议学习----2、SST模式下的TU的计算

在SST模式中，tu的计算方法：Strm_clk = h_total * v_total * bpp *hz /lane/symbols举例说明：例如：视频是：1920*1080*60hz 30bpp的视频源此时视频参数：h_total =2200;v_total=1125;色彩深度是10位。帧数：60hz/s通过四个lane传输。Strm_clk = 2200*1125*30*60/4/8=139.218750M symbols/lan...

2020-12-12 14:43:50 1559