实际上也有很多事情cisc更加合适，而另外一些事情则是risc更加合 适，比如在执行高密度的运算任务的时候cisc就更具备优势，而在执行简单重复劳动的时候risc就能占到上风，比如假设我们是在举办吃饭大赛，那么 cisc只需要不停的喊“吃饭吃饭吃饭”就行了，而risc则要一遍一遍重复吃饭流程，负责喊话的人如果嘴巴不够快(即内存带宽不够大)，那么risc就 很难吃的过cisc。atom是双发射cisc，core系列甚至做到了四发射——这个方面大家倒是不相上下，但是不要忘了cisc的指令更加复杂，也就意 味着指令更加强大，还是吃饭的例子，cisc只需要1个指令，而risc需要5个，那么在内存带宽相同的情况下，cisc能达到的性能是要超过risc的(就吃饭而言是5倍)，而 实际中cisc的core i处理器内存带宽已经超过了100gb/s，而arm还在为10gb/s而苦苦奋斗，一个更加吃带宽的架构，带宽却只有别人的十分之一，性能自然会受到非 常大的制约。一条cisc指令进来以后，会被译码器拆分为数量不等的微码，然后送入处理器的执行管线——这实际上可以理解为risc内 核+。一般来说，risc处理器比同等的cisc处理器要快50%～75%，同时risc处理器更容易设计和纠错。
处理器架构的当前挑战
「如果一个问题无解，那它可能都不成问题，而是一个事实；我们不需要解决，而是随着时间的推移来处理。」—Shimon Peres
虽然前面的部分聚焦在指令集架构(ISA)设计上，大部分计算机架构师并不设计新的 ISA，而是在属氧化物半导体(MOS)的集成电路，首先是 n 型金属氧化物半导体(nMOS)，然后是互补金属氧化物半导体(CMOS)。摩尔的预测中捕捉到的 MOS 技术惊人的进步率一直促使架构师设计更积极的方法来为给定的 ISP 实现更好的性能。在 1965 年的最初预测中，摩尔称晶体管密度会每年翻一番；1975 年，他又预计每两年翻一番。该预测最终被称为摩尔定律。因为晶体管密度呈二次增长，而增长率呈线性增长，架构师使用更多晶体管来提高性能。
摩尔定律和登纳德缩放定律的终结
尽管摩尔定律已经持续了几十年(见图 2)，但在 2000 年左右开始放缓。到了 2018 年，根据摩尔定律得出的预测与当下实际能力差了 15 倍。根据当前预测，这一差距将持续拉大，因为 CMOS 技术方法已经接近极限。
图 2. 每个英特尔微处理器上的晶体管数量 vs. 摩尔定律
伴随摩尔定律是由罗伯特·登纳德(Robert Dennard)预测的登纳德缩放定律(Dennard scaling)。他指出，随着晶体管密度的增加，每个晶体管的能耗将降低，因此硅芯片上每平方毫米上的能耗几乎保持恒定。由于每平方毫米硅芯片的计算能力随着技术的迭代而不断增强，计算机将变得更加节能。登纳德缩放定律从 2007 年开始大幅放缓，2012 年左右接近失效(见图 3)。
图 3. 每个芯片上的晶体管及每平方毫米的能耗。
1986 年至 2002 年间，指令级并行(ILP)是提高性能的主要架构方法。而且随着晶体管速度的提高，其性能每年能提高 50% 左右。登纳德缩放定律的终结意味着工程师必须找到更加高效的并行化利用方法。
要理解为什么 ILP 的增加会导致芯片能效大大降低，可以看一看 ARM、英特尔、AMD 当前推出的处理器核。假设该芯片有一个 15 步的工作流程，每个时钟周期可以发送 4 条指令。那么在任意一个时刻，整个工作流程中至多有 60 条指令，包括大约 15 个分支，因为它们代表了大约 25% 的执行指令。为了保持工作流程完整，需要预测分支，并根据推测将代码放入工作流程中以便执行。推测的使用是 ILP 高性能和芯片低能效的源头所在。如果分支预测完美，推测就能提高 ILP 性能，但能耗会增加一些——甚至可能节约能耗——但如果分支预测出现失误，处理器就必须抛弃错误的推测指令，其计算工作及所耗能量就会付之东流。处理器的内部状态也必须恢复到错误预测分支之前的状态，这将花费额外的时间和能量。
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