cpld xilinx 定义全局时钟_FPGA和CPLD结构组成

FPGA(Field－Programmable Gate Array)，即现场可编程门阵列。

FPGA由可编程输入输出单元、基本可编程逻辑单元、完整的时钟管理、嵌入块式RAM、丰富的布线资源、内嵌的底层功能单元和内嵌专用硬件模块组成。

(1)可编程输入输出单元(IOB)

可编程输入/输出单元简称I/O单元，是芯片与外界电路的接口部分，完成不同电气特性下对输入/输出信号的驱动与匹配要求。FPGA内的I/O按组分类，每组都能够独立地支持不同的I/O标准。通过软件的灵活配置，可适配不同的电气标准与I/O物理特性，可以调整驱动电流的大小，可以改变上、下拉电阻。

(2)可配置逻辑块(CLB)

CLB是FPGA内的基本逻辑单元。CLB的实际数量和特性会依器件的不同而不同，但是每个CLB都包含一个可配置开关矩阵，此矩阵由4或6个输入、一些选型电路(多路复用器等)和触发器组成。开关矩阵是高度灵活的，可以对其进行配置以便处理组合逻辑、移位寄存器或RAM。在Xilinx公司的FPGA器件中，CLB由多个(一般为4个或2个)相同的Slice和附加逻辑构成。每个CLB模块不仅可以用于实现组合逻辑、时序逻辑，还可以配置为分布式RAM和分布式ROM。

Slice是Xilinx公司定义的基本逻辑单位，一个Slice由两个4输入的函数、进位逻辑、算术逻辑、存储逻辑和函数复用器组成。算术逻辑包括一个异或门(XORG)和一个专用与门(MULTAND)，一个异或门可以使一个Slice实现 2bit全加操作，专用与门用于提高乘法器的效率；进位逻辑由专用进位信号和函数复用器(MUXC)组成，用于实现快速的算术加减法操作；4输入函数发生 器用于实现4输入LUT、分布式RAM或16比特移位寄存器(Virtex-5系列芯片的Slice中的两个输入函数为6输入，可以实现6输入LUT或 64比特移位寄存器)；进位逻辑包括两条快速进位链，用于提高CLB模块的处理速度。

(3)数字时钟管理模块(DCM)

业内大多数FPGA均提供数字时钟管理(Xilinx的全部FPGA均具有这种特性)。Xilinx推出最先进的FPGA提供数字时钟管理和相位环路锁定。相位环路锁定能够提供精确的时钟综合，且能够降低抖动，并实现过滤功能。

(4)嵌入式块RAM(BRAM)

大多数FPGA都具有内嵌的块RAM，这大大拓展了FPGA的应用范围和灵活性。块RAM可被配置为单端口RAM、双端口RAM、内容地址存储器(CAM)以及FIFO等常用存储结构。RAM、FIFO是比较普及的概念，在此就不冗述。CAM存储器在其内部的每个存储单元中都有一个比较逻辑，写入 CAM中的数据会和内部的每一个数据进行比较，并返回与端口数据相同的所有数据的地址，因而在路由的地址交换器中有广泛的应用。除了块RAM，还可以将 FPGA中的LUT灵活地配置成RAM、ROM和FIFO等结构。在实际应用中，芯片内部块RAM的数量也是选择芯片的一个重要因素。

(5)丰富的布线资源

布线资源连通FPGA内部的所有单元，而连线的长度和工艺决定着信号在连线上的驱动能力和传输速度。FPGA芯片内部有着丰富的布线资源，根据工艺、长度、宽度和分布位置的不同而划分为４类不同的类别。第一类是全局布线资源，用于芯片内部全局时钟和全局复位/置位的布线；第二类是长线资源，用以完成芯片 Bank间的高速信号和第二全局时钟信号的布线；第三类是短线资源，用于完成基本逻辑单元之间的逻辑互连和布线；第四类是分布式的布线资源，用于专有时钟、复位等控制信号线。

在实际中设计者不需要直接选择布线资源，布局布线器可自动地根据输入逻辑网表的拓扑结构和约束条件选择布线资源来连通各个模块单元。从本质上讲，布线资源的使用方法和设计的结果有密切、直接的关系。

(6)底层内嵌功能单元

内嵌功能模块主要指DLL(Delay Locked Loop)、PLL(Phase Locked Loop)、DSP和CPU等软处理核(Soft Core)。现在越来越丰富的内嵌功能单元，使得单片FPGA成为了系统级的设计工具，使其具备了软硬件联合设计的能力，逐步向SOC平台过渡。

DLL和PLL具有类似的功能，可以完成时钟高精度、低抖动的倍频和分频，以及占空比调整和移相等功能。Xilinx公司生产的芯片上集成了 DLL，Altera公司的芯片集成了PLL，Lattice公司的新型芯片上同时集成了PLL和DLL。PLL 和DLL可以通过IP核生成的工具方便地进行管理和配置。

(7)内嵌专用硬核

内嵌专用硬核是相对底层嵌入的软核而言的，指FPGA处理能力强大的硬核(Hard Core)，等效于ASIC电路。为了提高FPGA性能，芯片生产商在芯片内部集成了一些专用的硬核。例如：为了提高FPGA的乘法速度，主流的FPGA 中都集成了专用乘法器；为了适用通信总线与接口标准，很多高端的FPGA内部都集成了串并收发器(SERDES)，可以达到数十Gbps的收发速度。Xilinx公司的高端产品不仅集成了Power PC系列CPU，还内嵌了DSP Core模块，其相应的系统级设计工具是EDK和Platform Studio，并依此提出了片上系统(System on Chip)的概念。通过PowerPC、Miroblaze、Picoblaze等平台，能够开发标准的DSP处理器及其相关应用，达到SOC的开发目的。

CPLD(ComplexProgrammable Logic Device)，复杂可编程逻辑器件。CPLD内部由I/O单元，逻辑块(LAB)和内部可编程连线阵列(PIA)三部分构成。【LAB+IOC+PIA】

(1)可编程逻辑阵列(LAB)

可编程逻辑阵列又若干个可编程逻辑宏单元(Logic Macro Cell，LMC)组成， LMC内部主要包括可编程乘积项阵列(与阵列)、乘积项分配、宏单元等电路，能独立地配置为时序或组合工作方式。

(2)可编程连线阵列(PIA)

可编程内部连线的作用是在各逻辑宏单元之间以及逻辑宏单元和I/O单元之间提供互连网络。各逻辑宏单元通过可编程连线阵列接收来自输入端的信号，并将宏单元的信号送目的地。这种互连机制有很大的灵活性，它允许在不影响引脚分配的情况下改变内部的设计。

(3)可编程I/O单元(IOC)

CPLD的I/O单元(Input/OutputCell，IOC)，是内部信号到I/O引脚的接口部分。根据器件和功能的不同，各种器件的结构也不相同。由于阵列型器件通常只有少数几个专用输入端，大部分端口均为I/O端，而且系统的输入信号通常需要锁存。因此I/O常作为一个独立单元来处理。

(4)宏单元【逻辑阵列+乘积项选择矩阵+可编程寄存器】

被配置成时序或组合逻辑，由三个功能块组成：逻辑阵列、乘积项选择矩阵和可编程寄存器。

宏单元(Macrocell)是MAX7000S 系列器件的具体逻辑单元，是由逻辑阵列、乘积项选择矩阵和可编程寄存器等三个功能块构成。其中逻辑阵列是实现组合逻辑的，每个逻辑阵列可以给每个宏单元提供五个乘积项；通过乘积项选择矩阵分配这些乘积项作为主要逻辑输入(如作为或门和异或门逻辑输入)以实现组合逻辑函数功能，或者是把这些乘积项作为宏单元中的寄存器的辅助输入(清零、置位、时钟和时钟的使能)

CPLD 宏单元(Macrocell)

(5)扩展乘积项EPT(ExpanderProduct Terms)

在MAX7000S结构中有两种扩展乘积项EPT类型，其一是共享扩展乘积项，其二是并联扩展乘积项。MAX7000S结构允许利用共享扩展乘积项或并联扩展乘积项作为附加的乘积项直接送到同一逻辑阵列块STONE的任一-宏单元中，这样就可以利用扩展乘积项实现单个宏单元不能是完成的复杂函数。共享扩展项和并行扩展项。