python verilog就业_Verilog会被淘汰吗?

题主是不是看到这个回答害怕了：以后hls是否会替代Verilog成为主流FPGA编程语言？​www.zhihu.com

这是我之前用小号的回答，也没想到会惹来这么大的争议... 别慌，这不是抢饭碗预警。先说结论：

Verilog 暂时不会被淘汰，而且也不会被 HLS 淘汰，但是我之前的答案依然成立。

对于题主的疑惑，我来澄清一下，总共三点，先说说硬件设计工作的要求，再谈谈 Verilog 会不会淘汰，然后再来和大家分享一下高层次综合(HLS)对于 Verilog 的意义。

硬件工程师的吃饭本领

从核心来说硬件设计的工作大部分是设计而不是实现。设计电路的工作，看得是工程师对电路原理的理解，比如如何设计状态机，定制内存结构，流水线和位宽优化。这些知识都是要从本科最基础的知识，电阻电容电感那些，开始积累的。在那之后，工程师才开始通过编程实现硬件结构。同理，之后仿真或者验证的工作，大多数时间和精力也是花在设计的地方。

假如有一天 Verilog 真的被淘汰了，但是硬件的设计原理是不会被淘汰的。工程师只需要再掌握一门取代它的语言就可以了，设计过程换汤不换药。就好比有一天 J 语言被淘汰了，大家都用 W 语言来写代码，对 J 语言的职业玩家来说也不算天塌下来了吧。只需要学习如何在 J 里做平时 W 里做的优化好了，优化原理是不会变的。所以很多时候学习 Verilog 其实还是在学习硬件优化，所以大家觉得难，如果对电路很熟悉，上手还是很快的。我玩了一年 VHDL 以后，学 Verilog， Chisel&#x