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CXL相关学习记录、技术探讨
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PCIe通义万问系列文档之（一）发布！
我们准备了10000个PCIe相关的问题，这是前999个。原创 2024-10-11 01:22:29 · 3432 阅读 · 5 评论 -
多头 eRCD（Multi-Headed eRCD）
单个 eRCD 支持多个上行端口（Upstream Port，UP），多个 UP 可通过独立的 Flex Bus Link 直接连接到多个 eRCH 下行端口（Downstream Port，DP）上。eRCH 位于 CPU 内，根据该 eRCD 内多个 UP 上行连接的 CPU 数量，可分类为单 CPU 拓扑及多 CPU 拓扑。原创 2024-01-31 08:50:38 · 2118 阅读 · 0 评论 -
CXL技术交流群问题讨论记录（1）
以下问答来源于博主MangoPapa牵头组织的CXL技术交流群，博主仅对讨论内容进行总结记录，不保证问题答案的正确性。如有谬误，欢迎指出；如持异见，欢迎讨论。原创 2023-10-31 07:22:40 · 2754 阅读 · 4 评论 -
CXL 学习资源整理
搜罗的一些 CXL 学习资料，仅供参考。原创 2023-06-22 12:37:23 · 7795 阅读 · 2 评论 -
基于 APN 的 CXL 链路训练
CXL Flex Bus 支持 Native PCIe Mode 和 CXL Mode 两种模式，只有工作在 CXL Mode 时才能进行 CXL IO、Cache、Mem 的 Transaction 传输。至于最终采用何种工作模式，由硬件在链路训练期间动态协商决定。本文介绍基于 APN 机制的 CXL 链路训练。原创 2023-08-06 12:14:54 · 2374 阅读 · 0 评论 -
CXL RCD/VH Mode
Flex Bus 可以工作在 PCIe Mode 或 CXL Mode，CXL Mode 又可以进一步细分为 RCD Mode 及 VH Mode，其中 RCD Mode 仅支持 CXL 1.1 相关特性，不支持 CXL 2.0 及以上新出现的 CXL 特性。原创 2023-08-17 07:36:12 · 2194 阅读 · 3 评论 -
CXL Bias Mode (1) - Bias Mode 背景与分类
CXL Bias Mode (1) - Bias Mode 背景与分类原创 2023-07-21 00:20:29 · 2376 阅读 · 2 评论 -
CXL Bias Mode (2) - 实现 Bias Mode 的要求
CXL Bias Mode (3) - Bias Mode 管理与示例原创 2023-07-21 00:24:41 · 1617 阅读 · 0 评论 -
CXL Bias Mode (3) - Bias Mode 管理与示例
CXL Bias Mode (3) - Bias Mode 管理与示例原创 2023-07-21 00:23:43 · 1609 阅读 · 0 评论 -
CXL 预备知识：MESI 协议介绍
目前 CPU 系统中多是基于 MESI 协议进行缓存一致性管理，CXL.cache 协议同样采用 MESI 协议来维护 Host 与 Device 的缓存一致性（Cache Coherence）。CXL 系统中，缓存一致性主要由 Host 来管理，从而减小 Device 端的设计复杂度。原创 2023-08-09 07:18:19 · 1492 阅读 · 4 评论 -
CXL.cachemem 简介（背景&通道）
CXL.cachemem 背景及通道简介原创 2023-09-03 11:32:43 · 2388 阅读 · 3 评论 -
CXL Memory Cache 分类及 Cacheline 归属问题
本文以单 CPU 的 CXL 系统为例，简要介绍 Memory、Cache 在系统中的分布情况，并介绍不同 Cache 中 Cacheline 数据的归属情况。原创 2023-09-03 11:53:37 · 2694 阅读 · 0 评论 -
CXL.cache H2D/D2H 请求响应对应关系
对于 D2H 方向，不同类型的设备访问不同 Memory 区域时支持的 CXL.cache 请求及 D2H Req 跟 H2D 的映射关系有所不同。原创 2023-09-03 12:08:48 · 1836 阅读 · 0 评论 -
CXL.cache H2D Message 释义
为了实现 Host 和 Device 之间的缓存一致性，CXL.cache 提供了 D2H、H2D 两个方向的 Cache 管理，每个方向均有 3 个 Channel：Req、Rsp 及 Data。每个 Channel 由细分为多种 Message。本文对 H2D 方向各 Message 的含义进行解释。原创 2023-09-03 12:03:00 · 1474 阅读 · 0 评论 -
CXL.cache D2H Message 释义
为了实现 Host 和 Device 之间的缓存一致性，CXL.cache 提供了 D2H、H2D 两个方向的 Cache 管理，每个方向均有 3 个 Channel：Req、Rsp 及 Data。每个 Channel 由细分为多种 Message。本文对 D2H 方向各 Message 的含义进行解释。原创 2023-09-03 12:03:02 · 1724 阅读 · 0 评论 -
CXL.mem S2M Message 释义
S2M 方向有 NDR、DRS、BISnp 三个 Channel。S2M 没有独立的 Data Channel，而是跟 Rsp 合并到一起了。本文对 M2S 方向各 Channel 的 Message 进行释义。原创 2023-09-03 12:15:42 · 1800 阅读 · 0 评论 -
CXL.mem M2S Message 释义
M2S 方向有 3 个 Channel：Req，RwD，BIRsp，本文对 M2S 方向各 Channel 的 Message 进行释义。原创 2023-09-03 12:15:21 · 2092 阅读 · 0 评论 -
CXL Meta Data 介绍
在 CXL\.mem 协议 M2S Req/RwD、S2M NDR/DRS Message 中均有两个 Meta Data 相关字段：Meta Field 及 Meta Value。关于 Meta Data，初读会较为费解，本文对 Meta Data 进行部分解读。原创 2023-07-20 23:23:02 · 2703 阅读 · 9 评论 -
对 CXL.cache 伪数据（Bogus Data）的解读
Bogus 是 CXL.cache D2H Data 中的一个字段，指示当前写的数据为伪数据，常用于 Host Snoop 与 Device Evict 相同 Cacheline 的场景，Host 收到该数据后应予以丢弃。原创 2023-08-06 12:52:37 · 911 阅读 · 0 评论 -
CXL QoS Telemetry 介绍
QoS Telemetry最早在CXL 2.0 版本中出现，是一种工作负载调控机制。CXL QoS Telemetry则蕴含在S2M NDR/DRS等Rsp中，是Subordinate反馈给Master的指示信息，指示Subordinate当前的负载情况，Master根据该指示信息调整发出请求的速率。原创 2023-07-15 22:58:41 · 1635 阅读 · 0 评论 -
CXL 内存交织（Memory Interleaving）
Memory Interleaving，内存交织，是一种内存访问方法，其将一段连续的内存地址映射到不同的内存，通过在不同内存上交叉访问来提高内存访问性能。原创 2023-09-01 07:06:47 · 6557 阅读 · 3 评论 -
CXL 存储设备标签存储区（LSA）
Label Storage Area (LSA)是CXL内存设备中的一块标签存储区域，用以存放内存交织集（Interleave Set）、命名空间（Namespace）相关标签信息或其他供应商指定（Vendor-Specific）的信息，以防系统重启后数据丢失或软件出错。原创 2023-09-01 07:12:40 · 1177 阅读 · 2 评论 -
CXL 寄存器介绍 (1) - 寄存器分类
按照寄存器所在的位置进行分类，CXL 相关控制及状态寄存器可分为两类： 一类位于 PCIe 配置空间（Configuration Space），只能通过配置读写请求来访问； 一类位于 MMIO 区域（Memory Mapped Space），只能通过 Memory 读写请求进行访问。原创 2023-08-17 07:35:44 · 3338 阅读 · 0 评论 -
CXL寄存器介绍（2）- CXL DVSEC
上文《CXL寄存器分类》简单介绍了 CXL 的寄存器分布，接下来进一步介绍下 CXL 相关的 DVSEC。原创 2023-09-03 11:28:16 · 3071 阅读 · 1 评论 -
CXL寄存器介绍（3）- CXL MMIO
CXL Device/Port 相关寄存器一部分位于 PCIe 配置空间内，一部分位于 MMIO 空间内。早前《CXL寄存器分类》简单介绍了 CXL 的寄存器分布及 CXL 相关的 DVSEC，接下来进一步介绍下 MMIO 中的 CXL RCRB 及 Component Registers。原创 2023-09-03 11:28:40 · 2422 阅读 · 0 评论 -
CXL ATS 介绍
地址转换服务（Address Translation Services，ATS）是 PCIe 的一项 Capability，用以把虚拟地址（Virtual Address，VA）转换为主机物理地址（Host Physical Address，HPA）。之前《PCIe 地址转换服务（ATS）详解》介绍过 ATS 相关内容，今天看 ATS 在 CXL 中应用。原创 2023-07-15 22:39:49 · 2401 阅读 · 4 评论