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UCIe 系列博文索引

UCIe/PCIe 技术交流

介绍 UCIe 协议。

我们准备了10000个PCIe相关的问题，这是前999个。

UCIe Standard 256B Flit for 6.0 与 PCIe 6.0 Flit 有何区别呢？今天，我们站在 UCIe 角度，对比下两种 Flit 的区别。

今天聊聊 UCIe Stall，包括 Sideband 中的 Stall，包括 Mainband StallReq/Ack 机制及 pl_trdy 触发的 Flit Stall。

本文介绍 UCIe DLP，包括常规 DLLP 及 Flit_Marker 及 Optimized_Update_FC。

UCIe NOP 相关介绍。包括 NOP DLLP、NOP Flit，Sideband 中的 NOP、接口中的 NOP 信号。

中国原生小芯片接口总线技术标准草案的简介。

本文用以记录 UCIe 学习及实践过程中遇到的部分术语、名词、缩写并进行释义，供个人查阅，亦供他人参考。

UCIe 协议层介绍。

CXL 2.0 建立在 PCIe 5.0 之上，PCIe 6.0 进一步 推进 CXL 2.0 的应用，CXL 3.0 继承 PCIe 6.0 全部特性，UCIe 兼容 PCIe 6.0 及 CXL 2.0/3.0。在 Intel 主导下，PCIe -> CXL -> UCIe 一脉相承一路走来。今天，再聊聊 UCIe 协议层的协议及 Flit Mode。

UCIe D2D Adapter 基本介绍。UCIe D2D (Die-to-die) Adapter 位于 Procotol Layer 及 Physical Layer 之间，往上通过 FDI (Flit-Aware D2D Interface) 接口连接 Protocol Layer，往下通过 RDI (Raw D2D Interface) 接口连接 Physical Layer。

逻辑物理层主要负责数字部分，其主要承担 Mainband 数据链路建立之前的 **链路状态协商、物理链路降宽/调序/修复工作及链路训练成功后 Flit 到各条 Lane 的数据分配、时钟校正及低功耗状态管理** 方面的工作。

UCIe 物理层包括逻辑物理层及电气物理层，之前介绍过逻辑物理层，今天再看看电气物理层。专业所限，本文中笔者不涉及详细的 Analog 参数或技术细节，只罗列部分面上的东西，以供个人及数字方向的同仁查阅参考。

本篇博文介绍下 UCIe MAC 与 PHY 以及 PHY 与 PHY 之间的接口信号，包括 MAC 与 PHY 接口及 PHY 与 PHY 之间的接口。

UCIe PHY LSM 介绍，状态介绍，状态转移介绍。

介绍 UCIe Sideband 相关内容，包括接口、功能、数据帧格式、流控等等。

关于 Sideband 流控，是 UCIe Die/Retimer 必须做的，UCIe Spec 中也在 Sideband 章节中对 Sideband 流控进行了小篇幅解释。读罢 Spec，我对 Sideband 流控仍存有较多疑问，这里我写一下个人见解，各位对 Sideband 流控解读有不同见解的，我们可以做进一步讨论。

在 UCIe 分层结构中，FDI 是 UCIe Protocol Layer 与 D2D Adapter 之间的接口，RDI 是 D2D Adapter 与 Physical Layer 之间的接口。RDI 接口共有 32 个信号，FDI 接口共有 50 个信号。RDI 接口有的信号 FDI 接口中也一定有，但 FDI 接口有的信号 RDI 接口不一定有。

UCIe 在协议层复用 PCIe 和 CXL，因此 UCIe 的一个关键目标即 尽可能多地继承/复用原有的基于 PCIe 及 CXL 的软件生态。UCIe 1.0 的确这也是这么干的。系统软件是如何发现 UCIe 链路的？如何判断 UCIe 链路的有效性？软件如何配置 UCIe 链路？如何检测 UCIe 链路状态？一起来看看。

UCIe 协议提供了多种机制来保证数据在链路上的可靠传输，比如 CRC 校验及 Retry 机制，比如 FEC 纠错 等等。CRC 校验、Retry 机制 及 FEC 前向纠错均是常用的保证数据完整性的有效手段，CRC 来检查错误，Retry 重传来弥补错误，FEC 纠错直接改正错误。考虑到 UCIe 中 FEC 更多是服务于 Raw Mode 及 Retimer 的，我们有时间再聊，今天重点探讨跟数据完整性强相关的 CRC 及 Retry。

上文介绍过《UCIe 数据完整性》，其间提到 UCIe 所采用的 CRC16 能够提供 Parity 校验。除了 CRC16 提供的 Parity 校验，UCIe Adapter 还提供了另一种 Parity 机制来监测链路健康状态——Runtime Link Test Using Parity。本篇再探讨下 UCIe 的 Runtime Link Test 中用到的 Parity，即基于 Parity 的运行时间链路测试。

本文介绍 UCIe 先进封装下的 Lane Repair，包括 Sideband、Mainband Repair 的原理及实现方案。

介绍 UCIe Lane Reversal 基本概念、必要性、流程等等。

UCIe Data to Clock 介绍，包括原理介绍、测试比对机制等。

UCIe Dynamic Clock Gating 介绍，包括 FDI、RDI 及 Tx Lane 上的 Clock Gating。

单个 UCIe 实例化（Instantiation）内支持 1、2、4 个 Module 的配置，这里的 Module 可以是标准封装（Standard Package）的 Module，也可以是先进封装（Advanced Package）的 Module。单个 UCIe 的接口宽度并不局限于 x64，若多个 Advanced Package Module 组合在一起，其有效接口宽度也可以达到 x128 或 x256。以标准封装的 UCIe Module 为例，不同 Module 数量配置的的 UCIe 如