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◼ system verilog数组排序// 存在一个数组 bit [31:0] a[5] = {1, 2, 3, 4, 5};// 以下括号可有可无a.reverse(); // -> 倒置a.sort(); // -> 从小到大a.rsort(); // -> 从大到小a.shuffle(); // -> 乱序

记录 uvm / sv 使用过程中遇到的琐碎问题

为了搞清楚uvm中各个类的继承关系，随手用python写了个脚本到uvm-1.2文件夹中去抓，代码如下，可能有bug

我的SV/UVM小环境，用以快速测试SV及UVM相关方法的使用。

在RTL仿真的时候，需要在tb_top中指定时间格式在tb_top中0时刻用系统函数$timeformat(args)指定不指定时间格式不会报错详细解释可参考$timeformat 介绍

UVM 仿真打印信息控制-uvm_set_verbosity本文只介绍如何在simv sim_opts中使用uvm_set_verbosity。详见uvm源码: uvm/base/uvm_component.svh

记录个人在uvm coding过程中易犯的错误virtual interface只能用在driver和monitor中build_phase中必须调用super.build()build_phase中需显示get config，不要依赖于自动获取不建议使用extract()， kill()，timeout()等class，防止弃用hierarchy引用，建议不超过一层只允许在driver的run method中出现延时#delay持续更新中 ……...

sv queue 的一些用法，我用过的、见过的用法都在这了.