1.点击file-new project wizard新建工程，工程名字为“4to16”，然后next-next，选择cyclone旗下的EP1C2Q24C8芯片，点击next,在simulation一栏，工具名选用“ModelSim-Altera”,类型选择“Verilog-HDL”,再点击finish完成工程的创建。
2.点击file-new新建verilog HDL file，输入程序代码，已“ftos”的名字保存，如图所示：
3.将已准备好的文本文档（pin引脚文件）通过assignments-import assignments导入到工程中，并点击assignments-pins查看引脚分布，如图所示：
4.然后点击project-set as top.level entity将其设置为顶层文件，再点击processing-start进行编译，编译结果如图示
1.点击file-new project wizard新建工程，工程名字为“4to16”，然后next-next，选择cyclone旗下的EP1C2Q24C8芯片，点击next,在simulation一栏，工具名选用“ModelSim-Altera”,类型选择“Verilog-HDL”,再点击finish完成工程的创建。 2.点击file-new新建verilog HDL file，输入程序代码，
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