FPGA作业2：利用veilog设计4-16译码器

CheuGen54

于 2017-10-24 21:35:28 发布

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分类专栏： FPGA 文章标签： fpga 设计

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本文链接：https://blog.csdn.net/weixin_40376722/article/details/78335075

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本篇博客详细介绍了如何在FPGA项目中设计并实现一个4-16译码器。首先创建了一个名为'4to16'的新工程，选择了EP1C2Q24C8芯片，并使用ModelSim-Altera进行仿真。接着编写Verilog代码，导入引脚文件并设置顶层实体。然后进行了编译和设置仿真时间，确保了simulation input不为空，最终成功启动仿真验证设计功能。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

1.点击file-new project wizard新建工程，工程名字为“4to16”，然后next-next，选择cyclone旗下的EP1C2Q24C8芯片，点击next,在simulation一栏，工具名选用“ModelSim-Altera”,类型选择“Verilog-HDL”,再点击finish完成工程的创建。
2.点击file-new新建verilog HDL file，输入程序代码，已“ftos”的名字保存，如图所示：
程序源码
3.将已准备好的文本文档（pin引脚文件）通过assignments-import assignments导入到工程中，并点击assignments-pins查看引脚分布，如图所示：
这里写图片描述
4.然后点击project-set as top.level entity将其设置为顶层文件，再点击processing-start进行编译，编译结果如图示

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