quartus ii 的研究报告

自从在CUC综合楼603B跟着杜老师学习了quartus ii之后,我对NIOS II有了极其强烈的兴趣,因此在杜老师的建议下,我从网上找到了与Quartus II 9.0版本相对应的NIOS II 9.0版本,并安装到了我的电脑上,然后从网上查阅相关资料,习得了基本的入门技术——用quartus...

2017-12-12 17:23:03

阅读数 88

评论数 0

用quartus II创建NIOS II

1.新建文件夹,用于放置该工程的所有内容。启动quartus II软件,新建工程,输入工程名称NIOS1,输入项目名称NIOS1,然后NEXT选择芯片型号EP3C16F484C6,再next选择仿真器modelsIM,仿真语言veilog,然后点击finish完成工程创建。 2.点击TOOLS-...

2017-11-20 22:35:32

阅读数 1063

评论数 2

FPGA作业3:ROM的读取

1.点击file-new project wizard新建工程,工程名字为“lab6”,然后next-next,选择cyclone旗下的EP3C16F484芯片,点击next,,再点击finish完成工程的创建。 2.点击file-new新建verilog HDL file,输入程序代码,以“...

2017-11-03 19:12:39

阅读数 1821

评论数 0

FPGA作业3:通过时钟产生双向移位寄存器

1.点击file-new project wizard新建工程,工程名字为“lab5”,然后next-next,选择cyclone旗下的EP3C16F484芯片,点击next,,再点击finish完成工程的创建。 2.点击file-new新建verilog HDL file,输入程序代码,以“...

2017-11-03 17:25:24

阅读数 146

评论数 0

FPGA作业3:定时产生脉冲计数序列

本次实验完成的是仿照FPGA_start_lab4_doc.pdf完成的学生实验第1、2、4项内容,主要包括: 1、带使能的计数器的计数范围是0-15 2、把上述计数器的结果通过HEX LED显示出来 3、基础计时器以及带使能的计数器添加必要的清零、暂停功能。 电路原理图说明:CLK50为...

2017-11-03 15:57:04

阅读数 251

评论数 0

FPGA作业3:通过例化设计18进制计数器

1.点击file-new project wizard新建工程,工程名字为“lab3”,然后next-next,选择cyclone旗下的EP1C2Q24C8芯片,点击next,在simulation一栏,工具名选用“ModelSim-Altera”,类型选择“Verilog-HDL”,再点击fin...

2017-11-02 22:48:08

阅读数 645

评论数 0

FPGA作业3.3:通过例化控制7段译码管的显示

1.点击file-new project wizard新建工程,工程名字为“lab23”,然后next-next,选择cyclone旗下的EP3C16F484芯片,点击next,,再点击finish完成工程的创建。 2.点击file-new新建verilog HDL file,输入程序代码,以...

2017-11-02 21:16:09

阅读数 236

评论数 0

FPGA作业3.2:通过例化设计3-8译码器

1.点击file-new project wizard新建工程,工程名字为“lab22”,然后next-next,选择cyclone旗下的EP3C16F484芯片,点击next,,再点击finish完成工程的创建。 2.点击file-new新建verilog HDL file,输入程序代码,以...

2017-11-02 20:22:58

阅读数 392

评论数 0

FPGA作业3.1:例化2-4译码器

1.点击file-new project wizard新建工程,工程名字为“lab21”,然后next-next,选择cyclone旗下的EP3C16F484芯片,点击next,,再点击finish完成工程的创建。 2.点击file-new新建verilog HDL file,输入程序代码,以...

2017-11-02 19:49:22

阅读数 486

评论数 0

FPGA作业3:用一个开关控制整组LED灯的亮灭

1.首先,建立工程,新建BDF文件,在BDF文件中画出电路图,如图: 2.然后,将各个管脚的pin值输入,如图: 再点击start compilcation进行编译,得到如下结果: 3.将DE0开发板与电脑相连接,将生成的sof文件下载到开发板上,点击start下载,如图所示: ...

2017-11-02 14:53:16

阅读数 1214

评论数 0

FPGA作业2:利用veilog设计循环进制计数器

1.点击file-new project wizard新建工程,工程名字为“cc”,然后next-next,选择cyclone旗下的EP1C2Q24C8芯片,点击next,在simulation一栏,工具名选用“ModelSim-Altera”,类型选择“Verilog-HDL”,再点击finis...

2017-10-29 17:31:54

阅读数 231

评论数 0

FPGA作业2:利用veilog设计12进制计数器

1.点击file-new project wizard新建工程,工程名字为“12count”,然后next-next,选择cyclone旗下的EP1C2Q24C8芯片,点击next,在simulation一栏,工具名选用“ModelSim-Altera”,类型选择“Verilog-HDL”,再点击...

2017-10-24 22:19:08

阅读数 1740

评论数 0

FPGA作业2:利用veilog设计4-16译码器

1.点击file-new project wizard新建工程,工程名字为“4to16”,然后next-next,选择cyclone旗下的EP1C2Q24C8芯片,点击next,在simulation一栏,工具名选用“ModelSim-Altera”,类型选择“Verilog-HDL”,再点击fi...

2017-10-24 21:35:28

阅读数 1100

评论数 0

FPGA作业1:利用74161设计20进制计数器

1.首先,建立工程,新建BDF文件,在BDF文件中画出电路图,如图所示: 2.由于输入输出数目较少,PIN管脚设置采用手动输入的方法,设置后如图所示: 然后点击start compilcation进行编译,得到如下结果: 3.最后,进行仿真设计,先新建一个VWF文件,再将n...

2017-10-18 22:11:33

阅读数 3519

评论数 0

FPGA作业1:利用74161设计12进制计数器

1.首先,建立工程,新建BDF文件,在BDF文件中画出电路图,如图所示: 2.由于输入输出数目较少,PIN管脚设置采用手动输入的方法,设置后如图所示: 然后点击start compilcation进行编译,得到如下结果: 3.最后,进行仿真设计,先新建一个VWF文件,再将node...

2017-10-18 21:29:47

阅读数 1415

评论数 0

FPGA作业1:利用74138设计4-16译码器

1.首先,建立工程,新建BDF文件,在BDF文件中画出电路图,如图所示: 2.然后,新建文本文档,将各个管脚的pin值输入,如图: 再将该文档导入到上述电路图中,点击start compilcation进行编译,得到如下结果: 3.最后,进行仿真设计,先新建一个VWM文件,再将node fi...

2017-10-18 20:36:40

阅读数 827

评论数 0

提示
确定要删除当前文章?
取消 删除
关闭
关闭