EDA组合电路的Verilog设计

模块语句 ：

module 模块名(端口名表);

功能描述

endmodule

端口语句、端口信号名和端口模式：

input、output、inout

逻辑操作符：

连续赋值语句：

assign [延时] 目标变量名=驱动表达式

当右侧的任一信号变量发生变化时，此表达式就被计算一遍，获得的数据立即赋值给等号左边的变量

并行执行语句

关键字：

不允许把系统内的关键字当做普通标识符来使用

标识符：