Verilog
文章平均质量分 91
Yaellll
这个作者很懒,什么都没留下…
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Verilog状态机
个人总结出写状态机的一般格式原创 2022-06-23 16:12:02 · 735 阅读 · 0 评论 -
夏宇闻《Verilog数字系统设计教程》 - 第1章 Verilog的基本知识
第1章 Verilog的基础知识1.1 硬件描述语言HDL硬件描述语言(HDL,hardware description language)是一种用形式化方法来描述数字电路和系统的语言。设计者使用HDL设计数字系统后,通过电子设计自动化工具(EDA)仿真验证、通过自动综合工具转换成成门级电路网表、自动布局布线工具把网表转换为具体电路布线结构。在制成物理器件之前,还可以用 Verilog 的门级模型(原语元件或UDP)来代替具体基本元件。1.2 Verilog HDL的历史1.3 Verilog原创 2022-02-09 12:09:55 · 3010 阅读 · 0 评论 -
夏宇闻《Verilog数字系统设计教程》 - 第12章 同步状态机的原理、结构和设计
该章节对状态机的初步理解有所帮助,但更多干货和实际编码还需要再多学习和参考一下第12章 同步状态机的原理、结构和设计概述可综合的Verilog HDL和VHDL的语法只是它们各自语言的一个子集。由于寄存器传输级(RTL)描述的是以时序逻辑抽象所得到的有限状态机为依据,所以,把一个时序逻辑抽象成一个同步有限状态机是设计可综合风格的Verilog VHDL模块的关键。12.1 状态机的结构下图是数字电路设计中常用的时钟同步状态机的结构(Mealy状态机)。其中,状态寄存器是由一组触发器组成,用来记原创 2021-12-23 20:46:01 · 1424 阅读 · 2 评论 -
夏宇闻《Verilog数字系统设计教程》 - 第13章 设计可综合的状态机的指导原则
这章节偷了懒,大多数都是文字识别复制的书本原话,加粗和红色字体标注了些自己觉得的重点。这章节对规范Verilog写法很有帮助,看很多例子总结出一点自己的经验。第13章 设计可综合的状态机的指导原则13.1 用Verilog HDL语言设计可综合的状态机的指导原则因为大多数 FPGA 内部的触发器数目相当多,又加上独热码状态机 (one hot state machine)的译码逻辑最为简单,所以在设计采用 FPGA 实现的状态机时,往往采用独热码状态机(即每个状态只有一个奇在器置位的状态机)。建议原创 2021-12-23 20:45:29 · 1402 阅读 · 0 评论 -
HDLBits练习
HDLBits练习HDLBits:专门用来学习和练习Verilog,有基础语法教程与题目相搭配基于题目的目录,主要记录练习时一些不太熟悉的语法知识,督促自己学习,仅记录部分题目和知识原创 2021-10-22 20:35:39 · 1193 阅读 · 0 评论