verilog and systemverilog gotchas阅读笔记（1）

（1）在systemverilog中区分大小写

（2）该书表明在synopsys的仿真器中，如果位于等式左边的标识符没有声明，在编译过程中不会报错而是会形成一个隐性节点，本人使用cadence中的irun命令试了一下，发现这种错误在cadence的编译过程中是会报错的

（3）对于节点和变量的位数要声明清楚，否则可能只连接最低1bit

（4）对于多个文件一起编译，在synopsys编译器中使用$unit这个命令将需要编译的文件集中列出，而在cadence中使用ncvlog -define +define/+incdir将需要编译的文件集中列出

（5）局部变量可以在begin end或者fork join块中声明，但是要放在所有执行语句的前面

（6）在标识符中可以包含特殊字符，但是前面需要加反斜线（转义字符），同时后面需要至少一个空格将其和其他符号分开

（7）对于用automatic标识符修饰的函数，方法，由于其存储空间是动态分配，动态释放的，所以使用.xx.xx跨层次调用时可能会有问题（gotcha）

以上是该书第二章的部分阅读小结，都是基于自己的工作经验和理解，如果有不对的地方欢迎指正，谢谢~