【System Verilog and UVM基础入门13】消息的打印及过滤

已于 2024-05-31 17:25:42 修改
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分类专栏： 汽车芯片IC验证 SystemVerilog and UVM基础入门 文章标签： fpga开发
于 2021-10-12 10:48:53 首次发布
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本文链接：https://blog.csdn.net/TommiWei/article/details/120718095
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本文介绍了如何使用System Verilog和UVM进行消息打印和过滤。UVM使用冗余值来控制不同级别的消息打印，如UVM_NONE始终打印，而其他级别需要更高的阈值。通过设置`set_report_verbosity_level`和`set_report_id_verbosity`方法可以调整组件的报告详细级别。全局报告详细级别可以通过`uvm_top`设置，影响整个仿真中的组件。文章还提到，UVM采用树形结构，每个组件都有对应的全路径索引，并提供了配置数据库的相关应用。
摘要由CSDN通过智能技术生成

【消息打印，可以帮助工程师DEBUG问题！】

UVM使用冗余值来过滤消息

UVM_DEBUG 战斗力500
UVM_FULL 战斗力400

UVM_HIGH

 战斗力300
UVM_MEDIUM 战斗力200
UVM_LOW 战斗力100
UVM_NONE 战斗力0

如何理解呢？UVM_NONE没有战斗力，所以带有UVM_NONE级别的消息始终打印，而具有其他级别（战斗力）的消息，如果需要打印，则需要更高的阈值！

为了进一步的了理解，请看下面的代码！

//          ID    _______________________MESSAGE_______
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