【System Verilog and UVM基础入门13】消息的打印及过滤

做一个优雅的美男子

已于 2024-05-31 17:25:42 修改

阅读量768

点赞数 1

分类专栏：汽车芯片IC验证 SystemVerilog and UVM基础入门文章标签： fpga开发

于 2021-10-12 10:48:53 首次发布

本文链接：https://blog.csdn.net/TommiWei/article/details/120718095

版权

汽车芯片IC验证同时被 2 个专栏收录

50 篇文章 6 订阅 ¥19.90 ¥99.00

订阅专栏

超级会员免费看

SystemVerilog and UVM基础入门

30 篇文章 0 订阅

订阅专栏

【消息打印，可以帮助工程师DEBUG问题！】

UVM使用冗余值来过滤消息

UVM_DEBUG	战斗力500
UVM_FULL	战斗力400
UVM_HIGH	战斗力300
UVM_MEDIUM	战斗力200
UVM_LOW	战斗力100
UVM_NONE	战斗力0

如何理解呢？UVM_NONE没有战斗力，所以带有UVM_NONE级别的消息始终打印，而具有其他级别（战斗力）的消息，如果需要打印，则需要更高的阈值！

为了进一步的了理解，请看下面的代码！

//          ID    _______________________MESSAGE_________  VERBOSITY_LEVEL
`uvm_info( "ID1", "Show information different UVM_DEBUG"  , UVM_DEBUG  ) 
`uvm_info( "ID1", "Show information different UVM_FULL"   , UVM_FU

了解本专栏

订阅专栏解锁全文

超级会员免费看

确定要放弃本次机会？

福利倒计时

: :

立减 ¥

普通VIP年卡可用

立即使用

做一个优雅的美男子

关注关注

1
点赞
踩
0

收藏

觉得还不错? 一键收藏
0
评论
【System Verilog and UVM基础入门13】消息的打印及过滤

学到的，就要教人，赚到的，就要给人！
复制链接

扫一扫

专栏目录

订阅专栏

【UVM基础】+uvm_set_verbosity 使用介绍

悟已往之不谏知来者之可追

02-25

2624

+uvm_set_verbosity

24届数字IC验证——SV+UVM基础知识汇总（三）

最新发布

qq_42135020的博客

04-17

汇总整理在面试过程中常见的问题，如果都能回答下来，那么面试肯定不成问题的9个phase，根据是否消耗仿真时间（$time）分为task phase和function phase，其中run_phase为task phase，又分为12个小phase，reset、configure、main、shutdown，它们12个和run_phase并行运行。build和final是自上至下运行的，其他的是自下至上运行。整体来说是自上至下的。reset：复位、初始化操作等configure：进行DUT的配置。

参与评论您还未登录，请先登录后发表或查看评论

UVM中打印信息的控制

hungtaowu的博客

06-27

741

UVM消息打印控制

UVM糖果爱好者教程 - 28. 打印消息记录

XtremeDV

06-26

1236

在之前的文章中，我们解释了如何使用冗余度阈值来过滤消息。本文解释如何将消息发送到一个或多个文件。消息示例举例来说，我们向功能覆盖率收集器添加了几个不同严重程度的消息宏。class jelly_bean_fc_subscriber extends uvm_subscriber#( jelly_bean_transaction ); // ... function void write( j...

关闭axi vip的system configuration打印信息

XtremeDV

09-23

1747

class sys_cfg_catcher extends uvm_report_catcher; function new(string name="sys_cfg_catcher"); super.new(); endfunction function pattern_match(string str1, str2); int l1, l2; ...

【UVM】UVM中打印信息的控制

小邦是名小ICer的博客

02-06

925

起作用：env.i_agt.drv.set_report_severity_id_override(UVM_WARNING, “my_driver”, UVM_ERROR);UVM默认有四种信息严重性：UVM_INFO、UVM_WARNING、UVM_ERROR、UVM_FATAL。严重性重载用的较少，一般只会对某个component内使用，不会。重载严重性可以只针对某个component内的。

AXI/AHB/APB:How to disable AMBA VIP SV/UVM messages 以及将C家VIP的报错信息降级的方法：

Philps.F的博客

04-20

551

cadence vip如何关闭打印

FIFO_UVM.rar_Giving_UVM_fifo uvm_system verilog_uvm fifo

09-21

fifo uvm this is total fifo tb with uvm including score board with total uvm_topology with test cases with rtl giving proper output

uvm_ref_system_verilog_nan_UVM_

10-03

实现UVM 验证平台，实现简易的verilog验证平台，包含参考平台，uart接口实现

system verilog 快速入门

01-26

system verilog 快速入门,system verilog 快速入门,system verilog 快速入门,system verilog 快速入门,system verilog 快速入门,system verilog 快速入门

verilog入门基础

07-31

入门基础语言，适合新手学习，覆盖基础知识内容，便于理解掌握

Verilog and system verilog

06-02

Verilog and system verilog学习的好资料， Verilog and SystemVerilog Gotchas_101 Common Coding Errors and How to Avoid Them

UVM中打印信息的控制 --- 设定、重载、统计

元直的博客

07-16

2463

一、设置打印信息的冗余度阈值二、重载打印信息的冗余程度三、UVM_ERROR达到一定数量结束仿真四、设置技术目标

uvm verbosity 话痨

zt5169的博客

01-15

4458

UVM话痨评价 (uvm_verbosity)，该值提供几个预定义的级别。这些级别在两个地方使用。首先是在代码中编写消息时，下表中的各行。第二个位置是每个uvm_component拥有的用于确定应显示或过滤消息的设置，下表中的各列。 Message Verbosity setting 是每句话的啰嗦程度。component verosity setting是观众对话痨的接收程度。 UVM_NONE UVM_LOW UVM_MEDIUM UVM_HIGH UVM_FULL UVM_DEBUG

UVM糖果爱好者教程 - 27.打印消息冗余度

XtremeDV

06-25

4155

UVM具有丰富的报告功能。本文介绍如何使用冗长阈值来过滤消息。预定义的冗余度级别UVM预先定义了六个详细程度; UVM_NONE到UVM_DEBUG。这些级别只不过是整数枚举值（图中的括号显示值）。带有UVM_NONE级别的消息始终打印，而具有其他详细级别的消息如果需要打印则需要更高的阈值。预定于的冗余度级别冗余度级别举例作为一个例子，我添加了几个具有不同详...

【UVM实战】打印信息的控制

Laplace2008

10-14

612

在芯片级别验证时,通过设置不同env的冗余度级别，可以更好地控制整个芯片验证环境输出信息的质量。

UVM_知识点测试

ICJJ的博客

04-12

4852

选择题 1 uvm组件间通信时，TIL的连接需放在哪个uvm phase： build：创建并配置验证平台的架构； connect run：运行仿真 report：报告测试案例的仿真结果 2 uvm_agent内定义的active mode是：被动操作，仅仅实例化了监视器的配置参数：passive mode 模拟DUV的系统接口器件，例化了driver，sequencer和monitor 包含配置信息和其他参数；通过TLM连接各个组件并通信； 3 uvm_agent内定义的active mode

基于systemVerilog的UVM 调试问题及解决办法集锦

热门推荐

evolone的专栏

10-10

1万+

说在前头目前接触的UVM内容都是基于systemVerilog的。所以，碰到的问题主要基于sv。一、低级语法错误此类错误是由于一些低级操作或常识不清导致的，并很容易解决。多为语法错误。 1、信号赋值信号主要分为wire型和reg型。在进行信号赋值时，wire型信号不能出现在等号左边只能在右边，reg型信号可以出现在等号左边和右边。故，当不小心把wire型信号放在等...

UVM学习笔记记录Day1

weixin_44357763的博客

11-14

326

基于《UVM实战》的学习记录（UVM 1.1d）的学习记录

如何控制UVM最后打印的消息格式

05-30

在 UVM 中，我们可以通过设置消息处理器（Message Handler）来控制 UVM 最后打印的消息格式。具体来说，我们可以在构建阶段（`build_phase`）中设置消息处理器的格式，例如： ```verilog class my_env extends uvm_env; // ... function void build_phase(uvm_phase phase); super.build_phase(phase); //获取默认消息处理器 uvm_default_handler default_h = uvm_default_factory.get_default_handler(); //设置默认消息处理器的格式 default_h.set_format_string("%m @ %t: %s"); endfunction // ... endclass ``` 在上述例子中，我们获取了默认的消息处理器，并设置了其格式为`"%m @ %t: %s"`。其中，`%m`表示消息类型，`%t`表示时间戳，`%s`表示消息内容。除了设置默认消息处理器的格式外，我们还可以创建自定义消息处理器，并根据需要设置其格式。例如： ```verilog class my_msg_handler extends uvm_msg_handler; // ... function void report_phase(uvm_phase phase); super.report_phase(phase); //设置消息处理器的格式 set_format_string("%m @ %t: %s"); endfunction // ... endclass ``` 在上述例子中，我们创建了一个自定义消息处理器，并在报告阶段（`report_phase`）中设置了其格式为`"%m @ %t: %s"`。最后，我们需要在测试用例或顶层中设置消息处理器，例如： ```verilog class my_test extends uvm_test; // ... function void build_phase(uvm_phase phase); super.build_phase(phase); //设置消息处理器 my_msg_handler msg_h = new(); uvm_report_info.set_msg_handler(msg_h); endfunction // ... endclass ``` 在上述例子中，我们创建了一个自定义消息处理器`msg_h`，并将其设置为消息处理器。通过以上步骤，我们可以控制 UVM 最后打印的消息格式。

“相关推荐”对你有帮助么？

非常没帮助
没帮助
一般
有帮助
非常有帮助

提交