1.1Verilog HDL语言要素

于 2022-03-04 18:04:41 发布
阅读量120 收藏
点赞数
分类专栏： Verilog_基础学习 文章标签： C 入门
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/weixin_40904829/article/details/123282483
版权

Verilog HDL语言要素

空白符（不重要）

空格符（\b） 制表符（\t） 换行符 换页符

注释符（同C）

单行注释 //

多行注释 /*

*/

/* 注释内容//多行嵌套单行注释 */

标识符

字母、数字、$、_

第一个字符是字母或下划线 _

转义标示符

以“\”开头

以空白结尾

关键字

所有的关键字都是小写

数值

逻辑数值状态

状态含义
0低电平、逻辑0或“假”
1高电平、逻辑1或“真”
x或X不确定或未知的逻辑状态
z或Z高阻态

整数及表示

+/-<size>'<base_format><number>

数制基数符号合法表示符
二进制b、B0、1、x、X、z、Z、?、_
八进制o、O0~7、x、X、z、Z、?、_
十进制d、D0~9，_
十六进制h、H0~9、 a~f、 A~F、x、X、z、Z、？、_

实数及其表示

  • 十进制表示法：小数点两边都必须有数字 例：3.0；5. 83

  • 科学计数法：例38.2e2；3E-2（e不分大小写）

lele tree
关注
  • 0
    点赞
  • 踩
  • 0
    收藏
    觉得还不错? 一键收藏
  • 0
    评论
专栏目录
Verilog HDL（1）语言要素
weixin_45838228的博客
04-29 419
Verilog HDL（1）语言要素 2.1、空白符 空白符包括空格符（\b）,制表符（\t）,换行符，换页符。编译和综合时空白符可省略 2.12、注释符：“//”,"/*.....*/"。 2.13、标识符，被命名信号名，模块名，参数名称。它可以是一组字母，数字，$和“__”的组合，区分大小写（VHDL不区分大小写），第一个字符必须是字母或下划线。转义字符，以“\”开头，用于不符合规定...
Verilog HDL语言要素
零小唬的博客
11-07 595
Verilog HDL语言要素 Verilog HDL的基本要素，包括标识符、空白符、注释、数值和字符串、数据类型及运算符等。 标识符 Verilog HDL中的标识符（identifier）可以是任意一组字母、数字、$符号和_（下划线）符号的组合，但标识符的第一个字符必须是字母或者下划线。另外，标识符是区分大小写的。以下是标识符的几个例子： Count； COUNT //与Count不同； _R1_D2； R56_68； FIVE$。 另外还有转义标识符（escaped identifier），可以在
Verilog HDL语法-模块、语言要素
qq_27776921的博客
07-25 1731
Verilog HDL 语法-模块、语言要素模块模块的基本结构模块引用时端口的对应方式Verilog HDL的语言要素空白符注释符标识符转义标识符数值整数的表示形式实数的表示形式字符串表示形式 模块 模块的基本结构 模块(module)是Verilog HDL语言的基本单元，它代表一个基本的单元块，用于描述某个设计的功能或结构，以及与其它模块通信的外部端口。 一个模块的基本结构如下： module module_name(port_list); 端口定义 数据类型说明 逻辑功能描述 endmodule mo
Verilog HDL 语言基础语法
Lee_tr的博客
01-14 4413
Verilog HDL 语言基础语法
Verilog HDL程序设计——基本要素
weixin_34075551的博客
07-28 428
　　Verilog基本上熟悉了，继续整理一下Verilog的学习笔记吧。前面记载了Verilog的结构，写Verilog的结构有了，但是该怎么写呢？在写之前就得了解一下Verilog的一些基本要素了，也就是Verilog是怎么一点一点写出来的。   一、标识符与注释 前面已经说到，模块名的定义要符合标识符的定义，那么什么是标识符呢？它的语法是什么呢？ 　　①标识符是赋给对象的唯一名...
VerilogHDL硬件描述语言
04-14
第3章 Verilog语言要素 14 3.1 标识符 14 3.2 注释 14 3.3 格式 14 3.4 系统任务和函数 15 3.5 编译指令 15 3.5.1 `define和`undef 15 3.5.2 `ifdef、`else 和`endif 16 3.5.3 `default_nettype 16 3.5.4 `include ...
Verilog HDL 硬件描述语言（实用版）
07-02
1.1 什么是Verilog HDL？ 1 1.2 历史 1 1.3 主要能力 1 第2章 HDL指南 4 2.1 模块 4 2.2 时延 5 2.3 数据流描述方式 5 2.4 行为描述方式 6 2.5 结构化描述形式 8 2.6 混合设计描述方式 9 2.7 设计模拟 10 第3章 ...
VerilogHDL教程
08-30
第3章 Verilog语言要素 14 3.1 标识符 14 3.2 注释 14 3.3 格式 14 3.4 系统任务和函数 15 3.5 编译指令 15 3.5.1 `define和`undef 15 3.5.2 `ifdef、`else 和`endif 16 3.5.3 `default_nettype 16 3.5.4 `include ...
Verilog HDL硬件描述语言教程
05-08
第3章 Verilog语言要素 14 3.1 标识符 14 3.2 注释 14 3.3 格式 14 3.4 系统任务和函数 15 3.5 编译指令 15 3.5.1 `define和`undef 15 3.5.2 `ifdef、`else 和`endif 16 3.5.3 `default_nettype 16 3.5.4 `include ...
verilog hdl FPGA硬件描述语言
04-14
第3章 Verilog语言要素 14 3.1 标识符 14 3.2 注释 14 3.3 格式 14 3.4 系统任务和函数 15 3.5 编译指令 15 3.5.1 `define和`undef 15 3.5.2 `ifdef、`else 和`endif 16 3.5.3 `default_nettype 16 3.5.4 `include ...
2、Verilog HDL--语言要素
我要一步一步向前走
03-15 1399
1、 空白符 空格符（\b)、制表符（\t）、换行符和换页符。 目的：主要是为了程序的易读性。 2、注释符 单行注释：以“//”开始； 多行注释：以“/*”开始，并以” ...
Verilog HDL 简介与基本语法（1）
Hank.Gan的博客
03-01 2900
FPGA学习 阶段一：Verilog HDL 简介与基本语法（1） FPGA硬件开发路线学习规划： 由于想学习FPGA的相关内容，同时给数字电路打点基础，于是借助着B站上西安电子科技大学的视频开始学习Verilog HDL这门硬件描述语言，在学完语言后，将按照**《FPGA设计技巧与案例开发详解》**这本书上的相关内容在一块核心为Altera Cyclone IV的开发板上完成基本例程，之后在网...
编程语言——Verilog语言要素
染血黑兔的博客
07-22 1504
语言要素基础语法定义数据类型系统任务与系统函数编译向导 基础语法 定义 注释 单行注释：以“//”开始倒本行结束，不允许连续 多行注释：以“/* ”开始，以“ */”结束。可以跨越多行，但中间不允许嵌套。 // ====================================== // RTL Body // ====================================== /*----------------------------------------------------
详解KDTree
热门推荐
爱冒险的技术宅
11-26 8万+
简介kd树（k-dimensional树的简称），是一种分割k维数据空间的数据结构。主要应用于多维空间关键数据的搜索（如：范围搜索和最近邻搜索）。一个KDTree的例子上图的树就是一棵KDTree，形似二叉搜索树，其实KDTree就是二叉搜索树的变种。这里的K = 3.首先来看下树的组织原则。将每一个元组按0排序（第一项序号为0，第二项序号为1，第三项序号为2），在树的第n层，第 n%3 项被用粗
verilog HDL语法总结
Mr_Ma_的博客
04-25 755
Verilog HDL建模方法：——时序逻辑建模（时钟驱动，上升沿，下降沿always@（posedge ** or negedge **），有限状态机FSM）——组合逻辑建模（always@（*））Verilog HDL描述方法：--结构描述:(例化)--数据流描述:(assign，并行赋值语句)--行为描述: 过程结构语句（always initial task initial）     ca...
Verilog HDL 语言笔记
FTer_gxs的博客
12-18 1672
模块的结构 Verilog程序的基本设计单元是“模块”，模块完全定义在module 和endmodule关键字之间。 每个模块包含四个主要部分：模块声明，端口定义，数据类型说明和 逻辑功能描述。 module <模块名> （ <端口> <端口> ...... ）; <端口定义> <数据类型说...
Unity 【Content Size Fitter】- 聊天气泡自动适配Text文本框大小
当代野生程序猿
02-25 5377
通常在展示人物对话的时候文本的长度是不定的，因此会需要动态的调整对话内容文本框的背景图片的大小，这里以如下这种气泡框的对话为例： 实现该需求涉及到的内容包括Content Size Fitter组件的使用、2D Sprite工具包的使用。 Content Size Fitter组件用于Text文本框，如图所示，我们将Horzontal Fit设为Preferred Size，当我们调整Text文本框中的内容时，其大小会自动进行调整。 注意Rect Transform中Pivot轴心点的设置
新唐NUC972 Linux（一）：USB烧写linux出厂镜像
小破孩的博客
02-20 3005
USB烧写出厂镜像 文章目录USB烧写出厂镜像前言一、硬件连接二、安装驱动三、烧写linux程序四、运行程序 前言 今天开始进军linux，学了那么久单片机，也摸得七七八八，至少点个灯还是会的。本人之所以买酷客的linux开发板主要是便宜，资料也算齐全，虽然没有原子那么好，不过也够了，找那么多借口，其实就是qiong。今天先从USB烧录官方提供的linux相关程序到芯片开始吧。 一、硬件连接 1、连接电源线 2、RS232转USB，需要安装CH340驱动，用于在电脑串口超级终端中查看调试信息。 3、U
WeChall CTF Writeup（一）
weixin_43211186的博客
02-25 1221
以下题目标题组成： [Score] [Title] [Author] 文章目录0x01 1 Training: Get Sourced by Gizmore0x02 1 Training: Stegano I by Gizmore0x03 1 Training: Crypto - Caesar I by Gizmore0x04 1 Training: WWW-Robots by Gizmore0x05 1 Training: ASCII by Gizmore 0x01 1 Training: Get Sou
verilog hdl语言入门
最新发布
11-29
Verilog HDL是一种硬件描述语言，用于设计和描述数字电路和系统。它是面向硬件的设计语言，可用于开发和实现各种数字逻辑电路和集成电路。以下是Verilog HDL语言入门的一些关键点。 首先，了解Verilog HDL语言的...

“相关推荐”对你有帮助么？

  • 非常没帮助
  • 没帮助
  • 一般
  • 有帮助
  • 非常有帮助
提交
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值