IQ Synthesis

2.4 IQ Synthesis

        对于复杂调制和解调可能需要合成具有同相和正交分量的载波。在接收机中，除了噪声系数提高3 dB（如果完全消除图像噪声）外，I和Q 本振生成还允许直接转换和复杂基带处理。在发射机中，具有可用的I和Q允许用于高数据速率通信的正交调制（笛卡尔正交幅度调制）。有三种不同的方式产生同相和正交振荡，如图2.19所示。

        正交振荡器具有将相位噪声（与单个振荡器相比）降低3 dB的优点。然而，这会带来2倍的功率损失，如果使用图2.19（a）中所示的拓扑，还需要两个电感器和两个电容器DAC，这将显著增加面积。
        多相滤波器通过在工作频率ω0下操作每个电阻器和电容器设置的RC极点频率来工作.在多相滤波器未加载的理想条件下，它不会加载振荡器。然而，如果存在电容性负载阻抗，则输入电阻（与tank阻抗并联，从而使tank变小）在等式2.36[46]中给出。

        因此，为了减少由多相滤波器引起的实际负载，电阻器应尽可能大，电容器应适当缩放。当电阻器的寄生电容与所需电容相当或大于时，这就变得不切实际了。此外，多相滤波器设计用于一个特定频率。IQ失配，这限制了公式2.37[47]中给出的最大可能图像抑制比，其中ϵ是电压增益失配，θ是以弧度为单位的相位失配。

        产生I和Q的第三种方法是在2ω0运行振荡器，再除以2，并使用逻辑生成适当的相位，如图2.19（b）所示。这会造成严重的功耗惩罚。LC tank式振荡器中的功耗频率权衡并不太简单，因为它严重依赖于电感的LQ乘积（如果设计摆幅受限）。LQ乘积随频率保持近似恒定。然而，在数字分频器中，功率频率的权衡是非常简单的。据推测，波形将被硬切换，因此功耗与CVDD2f成正比。这种功耗高度依赖于工艺。

2.4.1 整数除法器

        在这些低功率设置中实现分频器具有挑战性，主要是因为如果振荡器中的功率降低，其摆幅将很低，并且以低摆幅操作数字电路会降低其性能。最简单的二除电路如图2.20所示。
 
        尽管锁存器的实现可能会有所不同，但大多数二分频电路的工作原理如图2.20所示。在标准单元中可以找到的传统锁存器中，如果输入振幅小且正弦，则设置和保持时间会受到时钟低上升时间的影响。上升时间和小幅度增加了通过门的导通电阻，使得缓冲器改变锁存状态更具挑战性。在除法器中，这将导致循环打滑。另一种更快的策略如2.21所示。
        在2.21中，左边是一个TSPC触发器。如果器件尺寸合适（尤其是时钟门），该分频器可以避免吞咽脉冲。然而，如第5章所示，周期滑动是可预测的，可用于获得更大的除数比，与传统的分频器相比，它更像是一个注入锁定振荡器。在2.21中，右边是一个带偏置的CML型闩锁，如[48]所示。这个电路很有趣，因为它的电流消耗受到PMOS器件偏置的限制。也就是说，如果输入振荡的共模很高，电流就会很低。低电流实际上使电路不太可能出现滑动周期，因为它会削弱交叉耦合对（这是以牺牲输出振荡的占空比为代价的）。此外，如果以特定方式调整大小，该电路将自动生成25%的占空比波形（除非PMOS器件保持低电流，否则不能保证不重叠），这是复杂下变频或上变频混频器的理想选择。
 

 2.4.2 浅谈锁相环和锁相环

        回顾第一章，本文工作的最终目标是将无线收发器的每个组件集成到一个芯片上。这包括频率合成器。通常情况下，锁相环或频率锁定环被用来降低附近的相位噪声（即接近载波频率的相位噪声）。然而，这需要具有比高频振荡器的相位噪声好N倍的相位噪声性能的基准（其中N是振荡器频率与基准频率的比率）。
否则，环路带宽内的噪声实际上将低于自由运行的情况。由于射频下片上电感的高Q值，LC槽振荡器通常是片上最高质量的频率基准。唯一的例外，也是唯一可能使用PLL或FLL的情况，是如果低频振荡器对确定性效应（如电源噪声或温度变化）具有更好的弹性。
如果是这种情况，环路带宽应该非常低，以便基准的较差的噪声性能不会影响振荡器的噪声。