一种快速锁定的 Fractional PLL 设计

目录

一 锁相环基本原理

1 鉴频鉴相器(PFD)

1.1 鉴频鉴相器结构选取

1.2 鉴频鉴相器仿真

2 电荷泵（CP）

2.1 电荷泵结构选取

 2.2 电荷泵仿真

 3 环路滤波器（LPF）

4 压控振荡器（VCO）

4.1 压控振荡器结构选取

4.2 压控振荡器的仿真

5 分频器的设计

5.1 D 触发器(TSPC-DFF)结构及原理

5.2 48 分频的实现和仿真结果

 二 锁相环的整体连级仿真

三 版图的设计及后仿真

四 总结

---

一 锁相环基本原理

       锁相环是一个闭环负反馈系统,环路输入为一个高稳定度的参考时钟信号,由石英晶体振荡器提供。频率为𝑓 𝑟𝑒𝑓 的参考时钟信号与经过 N 分频后的压控振荡器反馈信号𝑓 𝑑𝑖𝑣 同时输入 PFD 进行比较,产生相位脉冲误差信号 Up (或 Dn) ,此信号控制电荷累对环路低通滤波器充电(或放电),充电电流大小为𝐼 𝑐𝑝 。环路低通滤波器与压控振荡器的控制端相连,使 VCO 的控制电压 Vc 增大(或减小),从而增大(或减小)VCO 的输出信号频率,经过分频器分频,得到的输出反馈信号又送回 PFD 与𝑓 𝑟𝑒𝑓比较,这样进行多次比较,直至环路达到锁定,输入和输出信号的相位对齐或存在很小相差,系统保持稳定。输出频率𝑓 𝑜𝑢𝑡 = 𝑁 ∙ 𝑓 𝑟𝑒𝑓 ,通过改变分频比 N,可得到不同的输出频率。假设分频器的分频比 N 为整数,那么锁相环的频率分辨率为∆f = 𝑓 𝑟𝑒𝑓 。

本设计中采用电荷泵锁相环。电荷泵锁相环主要的模块组成包含：鉴频鉴相器(PFD)、电荷泵(CP)、环路滤波器、压控振荡器和分频器，其中𝑓𝑟𝑒𝑓是参考时钟的频率，通常由晶体振荡器提供，而𝑓𝑜𝑢𝑡是锁相环的输出时钟频率，N 为分频比。锁相环的输出时钟频率满足以：𝑓𝑜𝑢𝑡=𝑁×𝑓𝑟𝑒𝑓

1 鉴频鉴相器(PFD)

1.1 鉴频鉴相器结构选取

鉴频鉴相器是将输入相位差值转换成电压或电流的模块，通常以参考时钟信号和反馈时钟信号作为输入，鉴相器的输出信号是正比于两信号的相位差值。理想鉴相器的鉴相特性具有极高的线性度，但是在实际设计中，一般的鉴相器只能鉴别有限范围内的相位差，当相位差超出该范围时，锁相环就会脱离线性工作3区。在设计过程中，我们比较了几种 PFD 结构，并最终选择了我们所需要的鉴频鉴相器。第一种是普通鉴频鉴相器，结构较复杂,需要 48 个管子,占用面积大,且门延迟较大,因此工作速度较低,存在较大死区。

第二种是 PFD 结构原理如图 1.2 所示，电路开始工作时𝑓𝑟𝑒𝑓和𝑓𝑑𝑖𝑣均为低电平,电路节点 K、P 均为高电平。当𝑓𝑟𝑒𝑓上升沿到来时,Ml、M2、M4 导通,K 点电位为高,输出 Up 为高电平,直至𝑓𝑑𝑖𝑣上升沿到来,K 点通过 M0、Ml 放电,Up 变为低电平;同理𝑓𝑑𝑖𝑣的上升沿到来时,M0、M3、M5 导通,P 点电位为高,输出 Dn 为高电平,直至𝑓𝑟𝑒𝑓上升沿到来,P 点通过 M2、M3 放电。此电路结构简单,只使用了 8 个 MOS 管, 节省了芯片面积，电路的平均功耗约 O.lmW,满足低功耗应用的需求。但是电路中的 K、P 节点的电荷是由 M0、Ml、M2、M3 的等效电容进行存储保持的,当电路 PVT 发生变化时,K、P 节点可能会产生错误电平,导致 PFD 的输出错误。

所以本设计中采用的 PFD 是使用了一种改进型 TSPC (True Single Phase Clock)。D 触发器结构此触发器结构简单,最高工作频率可达 1GHz。电路开始工作时她和 rst 均处于低电平,此时 A 点为高电平，M2 导通,当她上升沿到来时,Ml 导通，B 点通过 Ml、M2 放电变为低电平,输出 Q 为高电平；当复位 rst 信号上升沿到来时,A 点为低电平,B 点通过 P2 变为高电平,输出 Q 为低电平。不考虑延迟单元,此 PFD 共有 22 个 MOS 管,Up 和 Dn 的上升时间约 180ps，需要四级反相器作为延迟单元，这样即可完全消除死区。经过三种结构的比较，选择第三种为我们设计的单元模块。

图 1.1.3 本设计中采用的 D 触发器

图 1.1.4 本设计中采用的鉴频鉴相器 

1.2 鉴频鉴相器仿真

经过多次参数选取和仿真,DFF 中的 MOS 管参数选取如表 1.2.1 所示。

 PFD 的仿真波形图如图 4-7 所示。通过 calculator 工具计算,可得此 PFD 结构的平均工作电流约 130μA,功耗约 0.23mW,适合低功耗的 1-1.5GHz 锁相环应用。

2 电荷泵（CP）

2.1 电荷泵结构选取

        CP 的作用是与 PFD 协同工作完成相位到电流的转换，并在后级环路滤波器的作用下产生 VCO 控制电压。在 2.1 节中介绍了几种常见的 CP 结构,后续出现的多种结构都是在这几种基本结构上改进而来，实现某些性能的提升。CP 的主要指标有：充放电电流、电流匹配精度、输出电压范围等。其中充放电电流需要结合环路响应速度、电荷泵电流噪声、以及功耗来确定。电流的匹配精度直接决定了锁相环输出时钟的确定性抖动。而输出电压范围指的是当环路滤波器电压在该范围

内变化时，CP 均能可以保证充放电电流的匹配，输出电压范围同样是 VCO 的调谐电压范围。如下图鉴频鉴相器的输出信号 UP 和 DN 为电荷泵的输入信号,分别用于控制电荷泵充电、放电电路的开启与关闭。

       电荷泵主要的非理想效应有:充电电流、放电电流失配,电荷共享,时钟馈通, 沟道电荷注入效应,关延时等。目前电荷泵主要有:单端电荷泵、差分输入单端输 出结构和全差分结构。

第一种传统的单端电荷泵的关管位于漏端,结构简单,功耗低,但存在开关速度 较慢和电荷共享问题。因此一般采用改进型的单端电荷泵,将开关管放置在电流源的端。此时寄生电容最小,具有最快的关速度,并且由于关管不和输出端相连接,所以几乎不受电荷注入效应的影响。传统的单端电荷泵的关管位于漏端,结构简单,功耗低,但存在开关速度较慢和电荷共享问题。因此一般采用改进型的单端电荷泵,将开关管放置在电流源的源端。此时寄生电容最小,具有最快的关速度,并且由于关管不和输出端相连接,所以几乎不受电荷注入效应的。

 

 改进型的单端电荷泵的充、放电电流曲线如图 I charge 为充电电流,I discharge 为放电电流。

     由图 2.1.4 可以看出,单端电荷泵的充放电电流匹配较差,只在输出端电压约 为电源电压的一半完全匹配。 第二种差分输入单端输出结构此电路结构复杂,因为应用了差分输入单端输出结构,使电荷泵有较强的抗噪声能力。但电路仿真结果显示,此电路放电通路中的Ml、M2 支路会消耗很大的电流,此电流对于电荷泵没有作用,浪费了功耗。电荷泵 分为上拉和下拉两部分,当 Up 为高时,P0 截止,电流源 10 流过 P2,由于电源电压为IV,此时的 P1 处于截止状态,P2 和 P4 构成电流镜,电荷泵对 Vc 进行充电；当 Up脉冲为 0 时,P0、P1 开启,流过 P0 的电流等于电流源与流过 P1 的电流之和,P2、

P4 电流镜的电流可忽略不计,控制电压 Vc 保持不变。同理 Dn 为高时,Vc 通过电荷泵放电。

 第三种电荷泵输出脉冲宽度和输入相位差成正比。将平均等效输出电流作为输出信号可得：

因此鉴频鉴相器和电荷泵整体的传输函数为：

本设计中采用电流镜复制电流，通过控制 MOS 管的宽长比的匹配度来进而控制电路中的电流，通过偏置电流源来校准电流，降低了电荷泵的噪声并提高了速度与增益。下图为本设计的电路原理图:

 2.2 电荷泵仿真

CP 的电源电压均为 1.8V,电荷泵的参考电流源为 1μ。对 VCO 进行瞬态仿真, 可以看到电荷泵充电电流曲线，稳定时电压约为 1.8V，当 UP 为高时(忽略 DN 的窄脉冲),Upb 为低,CP 的充电路径上的开关闭合,PFD&CP 对环路滤波器的电容进行充电。充电过程中,CP 输出端电压 Vcp 线性上升,曲线在拐角处十分平整,没有毛刺,说明采用运放进行钳位消除了过冲现象。

 3 环路滤波器（LPF）

     环路滤波器主要分为有源滤波器和无源滤波器。无源滤波器主要由无源元件R、L 和 C 组成,线性度好、噪声低、频率调节范围大,但电容、电阻较大,不易于集成。有源滤波器由集成运放、R 和 C 组成,具有不用电感、适于集成、重量轻等优点,但集成运放结构较复杂,有限的带宽会使得有源滤波电路的工作频率难以做得很高,并且有源滤波器因为采用放大器而引入噪声,所以采用有源滤波器的锁相环产生的信号的相位噪声性能会比采用无源滤波器的锁相环要差。因此,考虑到以上问题 ,本设计采用二阶无源 RC 低通滤波器(LPF)，如图其中电容 C2 用于滤除控制线 Vc 上的纹波。此外,C2 值通常是 C1 值的 1/10。

 本设计中可看到上图由无源器件 RC 构成的二阶滤波器和系统的零极点分布。故二阶滤波器传递函数和零极点可以计算为：

最大相位裕度为：P𝑀𝑚𝑎𝑥 = 𝑎𝑟𝑐 tan(√𝑘 + 1) − 𝑎𝑟𝑐 tan ( 1/√𝑘 1 +1 ) 它是 K 的函数， P𝑀𝑚𝑎𝑥关于 K 的曲线图。

 依据上图可得：如果小于 10,那么相位裕度小于 55°,环路的稳定性将会受到影响。所以,一般要求𝐶1 > 10𝐶2以保证环路的稳定性。

4 压控振荡器（VCO）

4.1 压控振荡器结构选取

     振荡器是锁相环的控制对象，振荡器需要在一定频率范围内产生符合相位噪声要求的时钟信号。振荡器的本质是一个非线性反馈系统。压控振荡器（VCO）是PLL 中最重要的模块，VCO 的性能直接决定了输出频率范围和输出时钟的稳定性。 VCO 按结构可以分为电感电容式振荡器和环形振荡器。

4.1.1 环形振荡器

环形振荡器是另一种应用广泛的振荡器，环形振荡器的工作原理是通过将一定级数的延时单元(delay cell)首尾相连形成正反馈环路从而产生振荡。环形振荡器按结构又可以分为单端和差分两种结构，如图 4.1.1.1 所示。

图 4.1.1.2 和 4.1.1.3

 而一般的差分 VCO 对共模噪声具有较好的抑制能力，广泛应用于时钟发生电路。同时考虑增加输出波形摆幅以及减小器件噪声，故采用以 PMOS 为输入对管的伪差分结构(pseudo differential)。整个环形振荡器由三级延时单元构成，降低功耗的同时减少了噪声源。三级环振及其延时单元如图 4.1.1.2 和 4.1.1.3 所示， 由图 4.1.1.2 可知，由于环形振荡器核心部分输出信号的共模电位不固定，为了保证缓冲器电路正常工作，在核心电路和缓冲器之间加入了一级交流耦合电路(AC Coupled)，实现共模电位的平移。交流耦合电路的实质是高通滤波器，用该结构的好处在于不需要使用额外的分压电阻，减小了芯片面积，为了减小耦合电容对 VCO 的负载效应，应该减小耦合电容 C 而增加 R 。

 

     高速缓冲器由对称运算跨导放大器和反相器链构成，具体结构如图 4.1.1.5 所示。在设计缓冲器需要注意的是其-3dB 带宽与摆率，通常这两者正相关，均可以用功耗换取，因此缓冲器的功耗通常较大且很难折衷。增加缓冲器输出电压的摆率有助于减小缓冲器对相位噪声的影响。设计时逐级增加反相器的尺寸，逐级增加驱动能力，同时对输出时钟占空比进行调整，使其保持在 50%附近。由于缓冲器开环工作，因此不需要考虑稳定性。

4.1.2 电感电容式振荡器(LC VCO)

     LC 振荡器的工作原理是基于 LC 谐振网络，通过调节变容器的容值来改变谐振频率，从而实现频率可控。环形振荡器对电源和衬底的噪声抑制能力较弱。环形振荡器结构简单,占用面积小,但其谐振品质因数 Q 较小，所以其相位噪声性能较差。本设计采用负阻型 LCVCO。负阻型 LCVCO 原理如图 4.1.2.1 所示。假如图中没有负电阻 R，那么 LC 谐振回路的能量会经过电阻以热量的形式损耗,最终谐振回路的输出衰减为零。负阻可以提供能量,如果负阻补偿的能量和电阻消耗的能

量恰好可以抵消,那么电路就会维持等幅振荡。振荡的频率为 f = 1⁄2𝜋√𝐿𝐶 。

然而,并不存在阻值小于零的电阻,振荡电路中的“负阻”通常是山有源器件等效而成的。下面以交叉耦合 PMOS 对管结构如何实现“负阻"进行简单分析, 进行小信号分析,如图 4.1.2.2 所示：

 所以一种比较普遍的结构是互补型 LC 振荡器,即同时将交叉耦合的 PMOS 对管和NMOS 对管并联在电感 L、电容 C 两端。这种结构的输出波形的上升和下降时间更为对称,有利于改善相位噪声。本设计就采用这种互补型交叉耦合 MOS 对管结构实现“负阻”。如图 4.1.2.3 所示：

4.2 压控振荡器的仿真

     VCO 是 PLL 的核心，也是 PLL 中速度和功耗最高的模块。VCO 的性能直接影响 PLL 输出信号的质量。本设计中的 VCO 采用负阻 LC 振荡器结构，负阻 LC 振荡器的原理已在 4.1.2 节中详细介绍。LCVCO 的器件参数选取如表 4.2.1 所示。MOS电容 C0=Cl=2.25pF,电感 L0 取值为 2.12nH。噪声仿真取 1Khz 到 5Ghz，设置电压Vc 为 510mV，由振荡波形可得出，起振时间约为 10s，输出摆幅约 910mV。由两者相位噪声仿真结果可以知道，LCVCO 的相位噪声更低，性能更好。环形振荡器具有较大的振幅和调谐范围。但是工作在 1GHz 以上的环形振荡器的相位噪声性能与电感电容振荡器相比要差很多。因为本设计输出频率约为 1-1.5GHz,所以我们选择了 LCVCO。

以上环形压控振荡器和 LC VCO 选取的各点对应的相位噪声如下：

 

5 分频器的设计

5.1 D 触发器(TSPC-DFF)结构及原理

     分频器一般都是由门电路和触发器组成,最常用的分频器都是 D 触发器(DFF) 构成的。但对速度和功耗要求高的锁相环 PLL,一般结构的 DFF 组成的分频器不能满足要求。FF是组成分频电路的基础,而所有的分频器都是基于二分频。二分频实际上是一个具有两个状态的最简单的时序状态机。二分频器的原理如图 5.1.1 所示

 除了二分频,三分频器，2/3 分频器也是基本的分频电路。三分频器的原理图如图 5.1.2 所示。由于 D 触发器的建立时间和保持时间,在下一个 clk 有效沿到来时,前一 clk 带来的逻辑状态变化应全部完成,这决定了电路的最髙工作频率。对于二分频器,其最短的时钟周期等于一个 D 触发器的延迟加上 D 触发器的建立时间,即电路的最大通路延迟。对于三分频器而言,其最大通路延迟是一个 D 触发器 延迟加上一个逻辑与门延迟,所以其最高工作频率约为二分频器的一半。

2/3 分频器根据其中逻辑门的不同列举以下两种结构:图 5.1.3(a)结构中的逻辑功能是由或门和与门构成的。图 5.1.3 (b)中的逻辑门是用与非门组成的。

 另外介绍一种常用于多模分频器中的 2/3 分频器结构,如图 5.1.4 所示,图中包括四个触发器和三个与门结构,整个分频器可以分为两大部分,上半部分的两个触发器和一个与门构成了预分频逻辑部分,下半部分的两个触发器和两个与门构成了控制逻辑部分。电路总共有 5 个端口,分别是一个输入时钟端 CLK、一个模式控制输入端 modin、一个模式控制输出端 modout、一个配置端 C 和一个经整体电路分频后的输出端组成,其中增加的模式输出端在多模分频器中有很大的用处, 分频比 2 或 3 的选择取决于输入的模式控制端 modin 和配置端 C，通常情况下,输出时钟周期是输入时钟周期的两倍,当 modin=l 和 C=1 时,经过控制逻辑部分对输入的影响使得最终输出时钟周期是输入时钟周期的三倍。需要说明的是,模式控制输出信号 modout 的频率只有在 modin=1 时才与 Output 相同,但是占空比是不一样的。

 而多模分频器结构是多级 2/3 分频器级联结构,如图 5.1.5 所示,此结构的双模分频器由一个逻辑结构相同的 2/3 分频器链构成,类似于行波计数器的结构。其中第一级触发器工作在最高频率,后面逐渐递减。此结构由于反馈线路只存在于相邻 2/3 分频器之间,因此缺乏长期的延迟循环,但这种反馈结构可以使电路功耗一定程度上得到优化。该结构另一个特点是每级 2/3 分频器的拓扑结构是一样的,有良好的可复用性,便于版图设计。此结构在一个分频周期中总的分频比可由下式计算得到: M = 𝑃0 + 2 × 𝑃1 + 2 2 × 𝑃2 + ⋯ + 2 𝑛−1 × 𝑃𝑛−1 + 2 𝑛

由此我们设计了一个 32/63 分频器，如图 5.1.6 所示

 但本文使用 TSPC DFF 作为高速二分频器,以此为基础搭建三分频器和最终的 48 分频器。本文使用的 TSPC DFF 原理如图 5.1.7 所示。TSPC DFF 的 MOS 管宽长比如表 5.1.8 所示

 

5.2 48 分频的实现和仿真结果

 本设计的 48 分频器采用四级二分频器和一级三分频器级联构成,如图 5.2.1所示。图中的最后一级 D 触发器为重新定时电路。由于从输入到输出有多个 D 触发器级联,这样相位噪声就会累加起来。可以在 DIV 输出端加一级由 VCO 输出驱动的 D 触发器,这样 DIV 输出信号相对 VCO 信号就只有一个 D 触发器的延迟,前几级触发器累积的相位噪声被清除,从而大大降低了分频器输出信号的相位噪声。48 分频器的仿真波形如图 5.2.2 所示，可以看出分频器较好地实现了分频。

 二 锁相环的整体连级仿真

锁相环 PLL 的整体仿真原理如图 2.1 所示。图中参考时钟为 26MHz 方波，带隙基准电流源为 2μA，经过鉴频鉴相器 PFD，电荷泵 CP,环路滤波器，压控振荡器 VCO 和 48 分频器，进行联级仿真，得到下面的波形。

 由图 2.2 可知，电荷泵锁相环在 2us 时基本实现锁定,锁定后压控振荡器的输入控制端电压稳定在约 0.745V,此输出信号的周期约为 0.67ns,即频率约为1.5GHz。锁相环锁定后 PFD 的输入参考信号 Ref 和环路反馈信号 Divider 如图所示,可以看出此时鉴频鉴相器的输入信号基本同频同相。综合前文各模块模型给出下面电荷泵锁相环的环路参数。如表 2.3 所示：

三 版图的设计及后仿真

       IC 电路前仿真完成后,需要进行版图设计,以便将设计内容交付工艺厂商来生产芯片,从而实现集成电路设计的最终输出。版图设计主要包括模块设计、芯片规划、布局、布线等。版图设计规则描述了版图中几何图形之间的关系,使其符合具体的工艺要求,以提高电路制备的成品率,防止掩膜图形的断裂等不良物理效应的出现。广义上的版图设计包括几何图形设计与物理验证。其中,几何图形设计需要通过设计规则检查(DRC),物理验证需要通过网表一致性检查(LVS),具体流程如下:

       (1)DRC(Design Rule Check)检查。对所设计的版图进行设计规则检査,包括最小线宽、有源区与阱间距、金属层的密度、金属覆盖接触孔面积、金属覆盖通孔面积等是不是满足工艺的要求。DRC 检查由计算机程序完成,程序会根据工艺厂商给出的工艺文件的要求检查,如果出现错误,程序会给出提示。

       (2) LVS (Layout Versus Schematics)检查。计算机程序会根据所绘制的版图提取出 SPICE 网表,并将此网表与原理图生成的网表进行比较,以检查版图与原理图是不是一致。进行 LVS 后,版图中的寄生参数将以元器件的形式添加在原理图中。

       (3)生成 GDS-II 或 CIF 文件。版图在经过 DRC 及 LVS 验证无误后,可以利用版图设计软件将版图文件生成国际通用的标准版图数据格式 GDS-II 或 CIF,工艺厂商可以根据生成的这些文件制作光刻板,完成芯片的生产。

      下面给出几点遵循电磁场和电路系统理论、合理处理分布效应,逐步积累下来的设计经验：

(1)版图布局上,要使得信号线或者数据线从左到右的路径最短。对于电路中较长的走线,要考虑它的寄生电阻。金属、多晶硅有各自的方块电阻值,金属、多晶联线越长,其电阻就越大。

(2)信号的输入和输出最后分布在整个版图的两端,一般左输入,右输出,这样可以减小输入到输出的电磁信号干扰。

(3)电源线、地线尽可能的避免使用扩散区和多晶硅走线。

(4)两条长距离平行走线的信号线之间存在很大的分布电容,一条走线会在另一条信号线上产生较大的串扰。因此,禁止多晶硅或扩散区走线的长信号线平行走线在铝走线的长信号线下。但可以通过采用在相邻信号间选用不同金属、加宽信号线之间的距离等方式来减小耦合电容,减小信号间的串扰。

 

 

四 总结

     本文设计了一个电荷泵锁相环电路。首先查阅了大量国内外相关文献资料，然后结合本次的设计目标,对每个子模块选择了合适的结构并做出适当的改进与调试。

     本设计采用的是 TSMC 0.18um CMOS 工艺,使用 ADS 和 Cadence 中的 Spectre 工具进行前仿真,利用 Virtuoso 工具对鉴频鉴相器、分频器模块进行了版图绘制。鉴频鉴 相器模块釆用 TSPC-DFF 构成的简单结构并进行了改进,该电路工作速度快,且能够减小死区,具有较高的最大工作频率。电荷泵模块采用电流镜复制电流，通过控制 MOS 管的宽长比的匹配度来进而控制电路中的电流，通过偏置电流源来校准电流，降低了电荷泵的噪声并提高了速度与增益。环路滤波器模块采用一般的二阶无源低通滤波器。压控振荡器模块主要借鉴文献,釆用互补交叉耦合 MOS 对管结构。分频器模块也采用了可以提高工作速度 TSPC-DFF 结构,分析了可编程分频器模块，并基于二分频和三分频设计了 48 分频。本设计的输入参考信号的频率为 26MHz,输出信号的频率为 1-1.5GHz,锁定时间大约 2us。但是还有很多继续优化的地方，比如我们尝试过小数分频，但是没有成功；另外版图布局，引线还有许多值得修改的地方。总体上基本达到设计目标。