Daniel_Banana-CSDN博客

原创 AD9361 Evaluation Software 配置流程

1.软件初始界面Run Project Wizard：开始配置2.AD9361参数配置界面Device：器件型号。选AD9361Device Rev：器件版本。默认即可Project Profile：工程配置文件。相当于根据一些通信协议定制好的模板，选择Custom自定义Rx Channel：接收信号通道。选择Rx 1Tx Channel：发射信号通道。选择Tx 1Rx Input Structure：接收信号结构。Single Ended：单端信号，Differen

2021-03-22 10:15:17 4093 12

原创 ADI AD9371/9375+Xilinx ZC706 No-OS初始工程搭建 ——Vivado2019.2

PL端HDL源码下载：https://github.com/analogdevicesinc/hdl/tree/hdl_2019_r2 PS端No-OS C语言嵌入式程序源码下载：https://github.com/analogdevicesinc/no-OS/tree/2019_R2/projects/ad9371/src以上源码根据自己使用的Vivado版本选择即可，本文使用的是Vivado2019.2和Vitis IDE 2019.2Build HDL工程官方教程：https://...

2021-01-14 17:20:30 4733 8

原创 Vivado18.3的安装安装教程

本文内容学习自【ALINX】FPGA ZYNQ视频教程——AX7010/AX7020教程——基础部分1.Vivado18.3的下载Vivado18.3是18年的最后一个版本，正常来讲每年的最后一个版本即为相对稳定的版本。百度网盘:https://pan.baidu.com/s/11QzcAN669oeJTuHujZHiwQ 提取码：gr7U (包含License)2.Vivad...

2020-07-22 10:03:20 83568 57

原创 Vivado18.3-Zynq PS的开发流程(Hello World) 学习笔记

本文内容学习自正点原子ZYNQ领航者FOGA视频-p41众所周知之，所有软件的开发学习都是从Hello World开始，Zynq PS也不例外。下面就通过创建一个Hello World工程来学习PS的开发流程。1. 打开软件ZYNQ的开发不论是PL还是PS端都是要从Vivado中的创建工程开始，所以和PL端开发一样，首先打开Vivado18.3。2. 创建工程2.1 Porject Name同PL端开发一样，PS端同样需要创建工程。创建好工程路径和工程名称后我们点击Nex

2020-05-28 21:42:37 2898

原创 Vivado18.3-IP核-FIFO 学习笔记

本内容学习自领航者ZYNQ 之FPGA开发指南 V1.01.FIFO IP核简介根据FIFO 工作的时钟域，可以将FIFO 分为同步FIFO 和异步FIFO。同步FIFO 是指读时钟和写时钟为同一个时钟，在时钟沿来临时同时发生读写操作。异步FIFO 是指读写时钟不一致，读写时钟是互相独立的。Xilinx 的FIFO IP 核可以被配置为同步FIFO 或异步FIFO，其信号框图如下图所示。从...

2019-12-05 20:14:40 9056

原创 Vivado18.3-IP核-RAM 学习笔记

本内容学习自领航者ZYNQ 之FPGA开发指南 V1.01.RAM IP核简介Xilinx 7 系列器件内部的块RAM 全部是真双端口RAM（True Dual-Port ram，TDP），这两个端口都可以独立地对块RAN 进行读/写。但其也可以被配置为伪双端口RAM（Simple Dual-Port ram，SDP）（有两个端口，但是其中一个只能读，另一个只能写）或单端口RAM（只有一个...

2019-12-04 20:06:29 9551 5

原创 Vivado18.3-IP核-MMCM/PLL 学习笔记

本视频学习自正点原子ZYNQ领航者FPGA视频 Xilinx-P221.MMCM/PLL IP核简介。锁相环作为一种反馈控制电路，其特点是利用外部输入的参考信号控制环路内部震荡信号的频率和相位。因为锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压...

2019-12-02 20:58:55 11765 1

原创 Vivado18.3-Vivado Simulator仿真学习笔记

本视频学习自正点原子ZYNQ领航者FPGA视频-P91.Vivado Simulator仿真简介Vivado 设计套件内部集成了仿真器Vivado Simulator，能够在设计流程的不同阶段运行设计的功能仿真和时序仿真，结果可以在Vivado IDE 集成的波形查看器中显示。Vivado 还支持与诸如ModelSim、Verilog Compiler Simulator (VCS)、Qu...

2019-11-30 20:45:17 9718 6

原创 Vivado18.3-ILA(集成逻辑分析器)的使用学习笔记

本文内容学习自正点原子ZYNQ领航者FPGA视频-P71.ILA介绍ILA(Integrated Logic Analyzer)集成逻辑分析器:即Vivado的在线逻辑分析仪，其借用了传统逻辑分析仪的理念以及大部分的功能，并利用FPGA 中的逻辑资源，将这些功能植入到FPGA 的设计当中。ILA是用IP核的形式实现的。在线逻辑分析仪通过一个或多个探针（Probe）来采集希望观察的信...

2019-11-29 21:10:31 6106

原创 Vivado18.3-Zynq PL的开发流程学习笔记

本文内容学习自正点原子ZYNQ领航者FPGA视频-P61.打开软件安装完成Vivado18.3 SE之后桌面会有4个快捷方式(DE没有System Generator)Vivado 2018.3：这就是最常用的。也是对PS和PL端开发的主要工具。Vivado HLS 2018.3：这是HLS（High Level Synthesis）工具，可以实现直接使用 C，C++ 以及 ...

2019-11-26 15:28:22 1250 3

原创 Zynq初识

本文内容学习自正点原子的Zynq教学视频：正点原子ZYNQ教学视频-B站1.Zynq是什么？我们先从SoC说起SoC(System-on-Chip):片上系统就是把原有的处理器（Processor），存储器（Memory），时钟（Clock），接口（Interface）等等资源从原来的焊接在一块PCB（Printed Circuit Board）板上的系统变成一块ASIC（Appli...

2019-11-22 21:59:07 1660 2

原创 YunSDR Y550产品初识

1.背景介绍本人郑州大学大四在校生，推免至西安电子科技大学攻读信息与通信系统硕士研究生。导师项目组购入一套Y550，发给我了一些资料让我先学习。因为目前没有台式机无法进行实际的工作，就先通过记录学习笔记的方式记录学习过程。2.产品初识官网简介我的理解：基于Xilnx的 Zynq-7100 SOC FPGA的无线通信实现平台。（Zynq是什么？后面再说）2.1系统框图...

2019-11-21 19:28:24 855 1

weixin_42151221的博客