VCO及PLL理论（2）

虫谷ALL

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于 2023-07-25 11:40:58 首次发布

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文章深入探讨了锁相环中的关键组件和概念，包括电压控制振荡器(VCO)、Kvco、相位噪声以及Pulling和SupplyPushing现象。VCO的噪声来源和优化方法被详细阐述，同时介绍了鉴相器、分频器的作用和设计考虑。文章还讨论了不同类型的PLL架构，如二类PLL，以及它们在稳定性和带宽之间的权衡。此外，提到了新型锁相环技术，如双通路架构和全数字锁相环，以解决传统设计的挑战。

摘要由CSDN通过智能技术生成

VCO

Kvco

相噪声

Pulling and Supply Pushing

VCO

谐振频率以下为感性，以上为容性。谐振处相移为0。

电感的相位是正的，电容的相位是负的，在谐振频率处，电感和电容相互抵消，相位为0。

上图左边电路，在谐振频率处，MOS管漏极相移是0，右图，MOS接法是LATCH结构，两级结构，第一个MOS漏极相移0，第二个漏极相移也是0，就相当于360相移，总相位符合要求。

一级增益为gm*Rp/2，两级增益就是平方，起振条件就是Av²＞1。注意此处的Rp'=2Rp，下面分析过程中出现的Rp其实都是2Rp。

如果并联LC网络没有寄生电阻，则只要加一个电压或电流冲激，振荡就会持续下去。寄生电阻的存在使得振荡被衰减，如果加上一个负阻抵消正电阻，使振荡得以维持。

由于并联的关系，负阻的电导要比正电导大。一般要保证各个corner下都要起振，所以负阻的电导要大于正阻电导的2～3倍。

起振条件： $Rp>\left | -2/gm \right |$ （负阻电导＞正阻电导，等价于正阻阻值＞负阻阻值）

电感 Q 值越高， Rp 越大，所需的 g m 越小，功耗越小。

（a）NMOS交叉对管提供负阻，振荡直流电平为VDD，（b）加电流源振荡频率可以调整至VDD/2，CMOS结构，降低功耗。电流方向如图所示，在半个周期，ISS全部流过蓝线，另半个周期，ISS全部流过红线。所以是大信号非线性的工作模式。

CMOS交叉四个管子的栅极的寄生电容都加到LC网络上，只能做10G以下的VCO。

振荡器的幅度由Rp和ISS决定的。

所以振荡幅度是ISS*Rp*2*4/π，（4/π是理想方波信号泰勒展开）

调频：可变电容

可变电容的实现方法：

P+Nwell，线性度高调节范围小

MOS Vavactor 调节范围大，线性度低

去掉尾电流源的优缺点：

1、去除了尾电流源的噪声。2、节约了电压裕度。3、对电源的敏感度增加。4、偏置电流随PVT显著变化。

Kvco

从调节频率的范围来说，希望Kvco越大越好，从灵敏度角度来说，希望Kvco越小越好，因为Kvco大的话，电压一丁点的变化，会导致频率较大变化。

Kvco要1V调节范围内在100M以下。可以加开关电容去调节。

开关的导通电阻要小，所以尺寸要大，尺寸大的话寄生电容又大。所以可以用差分开关，这样平均到两边电容的导通电阻只有一半。加电阻是因为在开关关断之后，电容一端处于高阻状态，这在模拟电路中是不允许的，所以加电阻让其电位处于一个确定的值。

下图是65nm工艺下的例子。

（1）各条band要有覆盖，不能出现空带

（2）需要AFC自动选择子带

（3）控制Kvco不能太大

相噪声

在频域中是相位噪声，在时域中是jitter

在峰值处注入噪声，只对幅度有影响，并不会影响相位噪声。在过零点处注入噪声，会引起抖动，影响相位噪声。

相位噪声的定义：在某个频偏处，1HZ处的噪声功率比载波功率低多少dB。

例如：载波功率为 -2dBm, 在载波附近 1MHz 处 1KHz 带宽内测得的噪声功率为-70dBm, 则相噪声为 -70dBm+2dBm-30dB=-98dBc/Hz@1MHz

给定载波功率为P_c（单位为dBm）和在载波附近1MHz处1KHz带宽内测得的噪声功率为P_n（单位为dBm），那么相噪声可以通过以下计算得到：

相噪声(dBc/Hz) = P_n - P_c - 10 * log10(带宽)

其中：

P_n 是测得的噪声功率，即-70dBm；
P_c 是载波功率，即-2dBm；
带宽是测量噪声功率的频带宽度，即1KHz，但在计算时以赫兹为单位，所以带宽为1kHz * 1000Hz/kHz = 1000 Hz。
代入上述值：

相噪声(dBc/Hz) = -70dBm - (-2dBm) - 10 * log10(1000Hz)
= -70dBm + 2dBm - 30dB
= -98dBc/Hz

VCO的噪声：

负阻补偿电路引入的噪声和非理想电感电容引入的寄生电阻。

（上式即含有相位噪声又同时含有幅度的噪声，由于1/f²的缘故，所以相位噪声成‘裙摆’形状）

相噪声模型

横线是白噪声， $\frac{1}{f^{2}}$ 是VCO的主要噪声， $\frac{1}{f^{3}}$ 是闪烁噪声，优化相位噪声主要是优化Q值，即优化电感。Q值变大，拐点变小。

Pulling and Supply Pushing

注入锁定：随着干扰幅度的增大，VCO的振荡频率逐渐改变成为干扰信号的频率，称为注入锁定

load Pulling: VCO 的负载发生变化时，振荡器的频率也发生改变。给VCO 增加 buffer 是解决 Pulling 问题最有效的方式。反向抑制比高的buffer 可以同时解决两种 Pulling 带来的问题。

Supply Pushing

是指当电源电压变化时，VCO的输出频率会改变。 LC-VCO中,电源电压变化会影响变容管上的直流电压，从而影响输出频率，所以LC-VCO的电源抑制比很差。使用高质量的电源可以改善这个问题。使用一个低噪声的LDO给电路供电。

分频器

CML

CK导通的时候，D传输到Q，CK为低的时候，锁存Q值。SR=I/C，所以只要电流足够大，速度就足够快，可以工作在很高的频率上。

交叉耦合振荡器

两个差分 VCO 互相耦合，产生正交信号，高频时有优势。但由于有两个VCO 所以相噪声比较严重

鉴相器

异或门，缺点：范围有限，非单调。如果使用这种，需要先将频率锁定在一个范围内，在这个范围内电压和相位是单调的。

要能构成负反馈环路，VOUT增大时，反馈到PD，相位变化，产生VPD，VPD要使VOUT下降

由于滤波器是非理想的，所以LPF的输出也是有纹波的，这种纹波会经过VCO变成相位的差值。

环路滤波器在速度和精度的折中，RC太大，速度太慢，RC太小，滤波效果太差。

过调，当频率相等的时候，相位还没对齐，所以频率会继续增大，直到频率相等，相位也相等的时候停止。

频率高的时候，Vcont就变高，频率低的时候，Vcont就变低。所以Vcont是频率和电压的调制器。

传递函数的分析

从频率到相位的传递函数类似于积分器，所以传输函数是Kvco/s

开环传递函数：

闭环传递函数：

理想的二阶传递函数：

二者对比可以得到阻尼因子和自然角频率，阻尼因子一般选择 $\sqrt{2}/2$ 甚至更大，阻尼因子反比于Kvco，带宽却正比于Kvco，要稳定需要阻尼因子大即Kvco小，但是带宽却也变小，存在折中。

可以得到波特图，分析稳定性。原点处有一个极点的称为I类PLL。

加入分频器：

I类PLL的缺点：
1、首先，环路稳定性与低通滤波器的角频率之间存在密切关系。控制线上的纹波会调制 VCO 频率，必须通过降低 ωLPF 值来加以抑制，从而降低环路稳定性。

2、其次，简单 PLL 的 "采集范围 "有限。如果 VCO 频率和输入频率在启动时相差很大，环路可能永远无法 "获取 "锁定，可能永远无法 "获取 "锁定。
3、此外，有限静态相位误差及其随输入频率的变化在某些应用中也不理想

II类PLL

希望同时鉴频鉴相

A相位超前则QA变高，当看到B上升沿时又回归0。

用D触发器实现上述功能，QB上的脉冲是由于延迟，延迟大致是3个反相器的延迟。这样的结构就可以实现鉴频鉴相。

在锁相环中使用 PFD 可以解决采集范围有限的问题。在瞬态开始时，PFD 充当频率检测器，将 VCO 频率推向输入频率。将 VCO 频率推向输入频率。当两者足够接近时相位检测器，使环路进入锁相状态。

下图结构还是存在稳定性和带宽的折中。解决办法使用电荷泵。

电荷泵

实现把脉冲转换成电压

输入是10MHZ，那么PFD的输出也大致是10MHZ，因为每个周期只调节一次，那么Vcont就会呈现出台阶状，台阶可以近似于一条虚线，这就是连续时间近似。

充电时间是相位差，所以下式第一项是充电时间，冲电电流是Ip，所以Vcont的斜率是上图所示，再乘时间就是电压差。

电荷泵的传输函数：（电流对电容充电，类似于积分器，所以有1/s）

电荷泵传输函数：（开环传递函数在0处有两个极点，在0点处有-180°的相移，所以不稳定）

为了解决稳定性的问题，需要加一个零点，所以需要给C1串联一个电阻，构成一个零点。这样相位会在零点处相位上升，会得到较好的相位裕度。但是充电的时候会有台阶，但是S1关断的时候，

由于电阻的存在Vcont图像突变

传输函数分子出现零点

Kvco越大，阻尼因子越大，稳定性变好，带宽也变大，这样稳定性和带宽就变一致了，这是区别于I类PLL的一点。

要满足连续时间近似，环路带宽要比输入频率小很多

加入倍频

二倍频会把相位噪声恶化3dB，频率越分越小，周期越分越大，jitter占周期的比例增大。越分频相位噪声越好，越倍频相位噪声越差。

电阻会导致Vout突变，解决办法：再加入一个电容

不再是突变，C2一般是C1的十分之一，或者更小，这样的话,C2的频率更高，对环路影响小。

环路滤波器是以地为 "基准 "的，而变容二极管两端的电压则以 VDD 为基准。Vcont
保持相对恒定，而 VDD 上的噪声会调节变容二极管的值。

UP和DN信号非理想，电荷泵会失配。如图DN信号滞后一点，会引起Vcont产生凸起。

解决办法：尽量减小脉冲宽度，可靠性和精度的折中。△T要小，Ip要小，C2要大，Kvco要小。

电路结构的非理想，A有反相器，B没反相器，导致UP和DN信号有偏移，解决办法用一个传输门添加延迟。

UP和DN宽度不一致导致的非理想。例如UP比DN宽，那么Vcont会一直上升。解决办法：把B和A比较的脉冲往前，B比A大向前偏移一点，那么DN也会偏移一点，这样脉冲宽度就会一致。

Vcont调节范围的非理想。希望Vcont轨到轨。

电荷注入和是时钟馈通

解决办法：1、开关放在远离Vcont的地方。 2、加dummy。3、差分对

当Vcont特别高或者特别低的时候，会导致电流变小，那么N管和P管的电流大小不匹配。放电电流大会导致Vcont一直降低。闭环会将脉冲宽度设置不一样，这样电流会总体抵消，但是会在Vcont造成纹波。

沟道长度调制效应

1、将电流源变的更理想一点的。就是将电流源的输出阻抗变大，这样电流源会变得更理想一点。但时候会消耗电压裕度。也可以通过加运放增大输出阻抗，通过调制的方式。

2、嵌位，通过运放将两端电压设置相等。让两个电流镜保持一致，match。但是低电压工作的有效性。

3、少一个Vth，栅控

4、差分结构，从copy的一路去嵌位电压。

PLL噪声

VCO的噪声

传输函数中分子是二次项就是高通，一次项就是带通，0次项就是低通。所以VCO的传输函数是高通。说明PLL的噪声中带外的噪声几乎都是由VCO决定的。

输入参考相噪

包括晶振，时钟buffer，预分频/倍频。低通，所以带内的噪声主要是由参考的相噪决定。如果CP的噪声贡献过大，说明CP设置的不好。如果CP噪声过大，可以增大电流以降低噪声，但是功耗会大。

浅显是VCO开环的相噪，实线是闭环，可以看出VCO的噪声在闭环中带内噪声被压下来，由于分倍频M会导致相噪恶化，分频比一般不要超过500，一般在300以内。

最优环路带宽：带内噪声贡献和带外噪声贡献相等时最优

锁相环设计过程

1、首先设计VCO，VCO的噪声和杂散决定整个PLL。确定频率，Kvco，VCO相位噪声

2、分频器

3、PFD，mismatch的问题

4、CP，宽输出电压范围

5、设计环路滤波器，确定R和C的值

主要根据下面两个公式：

Ip电流一百几百uA，电容几十pF。

例子：输出频率2.4GHZ,fref=1MHZ，Kvco=300MHZ/V。

解：根据上面两个公式，选择， $\xi =1, 2.5\omega _{n}=\omega _{in}/10$

小数分频

整数分频

输出频率为输入频率的整数，参考频率太低会导致环路带宽也低。

分数分频

允许使用较高的参考频率，提高环路带宽。降低N的值，降低环路带内噪声。

前10个周期除10，第11周期除11。但是前10个周期，相位差会积累，到第11个周期，相位差清0。确定性的，会导致杂散。

必须解决分数杂散的问题

解决办法：模数随机化，除11出现在11个周期的任意一个周期中。噪声变成白噪声。

虽然模数随机化降低了分数杂散，但是提高了低频处的相位噪声

解决办法：噪声整形。把低频噪声赶到高频，PLL又是低通，会滤掉高频噪声。

噪声高通特性的获得,类似PLL中的VCO

如果H(s)是一个积分器。那么

包含一个积分器的负反馈环路对于在环路内部输出处注入的噪声具有高通特性

离散时间系统实现

Z的负一次方，用一个delay就能实现。希望噪声从Q进，就是高通特性。从X到Y只有一个延迟。从Q到输出是高通。

离散时间求和就是积分

一阶Delta-Sigma

从X到Y被随机化，噪声被整形

理论推导

要把分频随机化，如图，一阶DeSi随机化。

下图采样频率16M，α=3/8，输出每8个时钟周期(0.5us)内有3个1, 5个0

二阶Delta-Sigma调制器

将一阶 DSM 中的量化器用另一个一阶 DSM 代替，可得到一个二阶 DSM

高阶小数杂散更低，级数过高会引起稳定性问题

MASH Delta-Sigma调制器

（采用级联结构，不要嵌套）无稳定性问题。

级联结构，无条件稳定。但输出信号为多位（位数等于级数）。不能太高阶数，阶数不能超过PLL的阶数。一般2-3阶。

新型锁相环技术

传统II类锁相环优缺点：

1、电路结构简单，天然具有良好的线性关系

2、理论上锁定状态下无相位差，不存在参考杂散

3、控制电压偏离共模点，导致电荷泵匹配性差

4、为了满足相位裕度，需要很大的C1(百pF级)

双通路PLL架构

电流流过串联的 R 、 C 形成一个零点，据此构造双通路。

R 值作为正比例通路因子， C-1 作为积分通路因子，共同决定零点位置

α＞β过阻尼，相位裕度大，响应速度慢。

α＜β欠阻尼，相位裕度小，响应速度快。

利用欠阻尼系统快速响应和过阻尼系统快速稳定的特性，将锁相环大信号和小信号设

计参数分离，彻底打破这种折衷关系。

在锁相环大信号抓捕频率的过程中，我们希望小电容， 快速响应 。（欠阻尼）

在锁相环捕获相位即将进入稳态时，我们希望大电容， 确保相位裕度 。（过阻尼）

大K值-小电容，小K值-大电容

全数字锁相环

注入锁定PLL

虫谷ALL

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