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RSS订阅原创 VIVADO中关联ELF和BIT文件
FPGA程序固化下载流程：1、vivado中生成XXX.bit文件。2、Export Hardware platform,打开SDK\Tools\program FPGA,在software configuration项目下microblaze_0加载…\debug\XXX.elf。3、vivado下，打开tools/associate ELF files,在design sources/microbaze_0下加载…\debug\xxx.elf文件，4 vivado下，生成新的XXX.bit文件。
2021-08-25 10:36:10
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原创 MIG使用中需要注意的细节
1）save pin out如果将其他工程中的管脚保存时，注意后缀名必须是.ucf。如果后缀是.xdc.ucf，则系统无法识别其中的信息，无法导入管脚关系。
2021-08-24 14:50:07
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原创 SMPTE 274M 协议详细解读
对于1080p@30HZ，或者1080i@60HZ，ui_clk是7425，total_words_per_line是2200，total_lines_per_frame是1125，+++++++++++++++++++++++++++++++对于1080p@60HZ，ui_clk是1485，total_words_per_line是2200，total_lines_per_frame是1125，+++++++++++++++++++++++++++++++对于1080p@50HZ，u
2021-08-20 17:09:17
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原创 SDI Wrapper的用户接口桥接模块设计
SDI核，内部逻辑会检测SAV和EAV。对于RX侧，SDI核会检测到SAV和EAV，并用几个指示信号来指示，rx_trs----指示出当前接收到的rxds1a和rxds2a上的数据，是SAV或者EAV的特殊码字。rx_sav----指示当前trs的最后一个XYZ特殊码字，是一个SAV的特殊码字。rx_eav----指示当前trs的最后一个XYZ特殊码字，是一个EAV的特殊码字。rx_line_a----指示当前行号。行号的更新，是在EAV接收后，从紧着着接收的LN0+LN1中转换出来的。所以，在
2021-08-19 11:31:39
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原创 SMPTE协议解读
SMPTE 292M 1998本协议定义HDSD标准。SAV---- start of active video,EAV---- end of active video,LN---- line number,CRC ----校验数据Digital Active Line ---- 行内有效数据Digital Line Blanking---- 行内留白数据
2021-08-18 15:47:47
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原创 基于BD和video IP 构建Video System时的边界桥接模块（video_in video_out VTC）
视频信号输入时，是video format，通常由video clk 为工作时钟，数据指示信号，包括vsync, hsync, datavalid，而video IP则通常接受AXIS接口的视频流信号输入，经过处理后，输出AXIS接口的视频流信号给下一级的video IP。最后输出时，再转换成video format向外部其他模块输出。从AXIS接口的视频流中，重建vsync, hsync, datavalid。这时，就需要使用bridge IP。即Video In to AXIS核以及 A
2021-08-17 16:56:25
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原创 VIVADO中基于BD构建MicroBlaze系统
xapp1218，在BD中构建MB系统，由几个主要模块构成，++++++++++++++++++++++++MB核，生成的MB核，需要引出如下接口，clk,这是MB核的工作时钟，一般连接到一个100MHZ的时钟，reset，这是MB核的复位控制信号，一般连接到对应于工作时钟同域的PSRESET核所输出的mb_reset信号上。debug接口，这是MB核的debug接口，一般连接到MDM核所输出的mb_debug接口上。ILMB接口和DLMB接口，这是MB核的指令总线和数据总线，一般连接
2021-08-17 11:00:32
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原创 AXI接口中的RESET和CLK的同域问题
VIVADO中，对于同一个VCO输出的多个clk，认为有确定的时序关系，可以进行时序分析，并要求使用slowest_clk来作为PSRESET模块的工作时钟。但是如果是不同的VCO输出的clk，则认为是异步时钟，无法进行时序分析，并会报critical warning，提示时序风险。对此，VIVADO提供的建议是，对于每个VCO输出时钟，生成对应的PSRESET模块来生成复位信号。用各自对应的时钟域生成的复位信号，来复位对应的时钟域下的AXI接口。对于每个异步输入时钟源，生成对应的PSRESET模块
2021-08-13 18:16:22
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原创 K7中使用VDMA设计video system
xapp742的例子来分析。整个BD由三个subsystem构成。microblaze 子系统， video pipe 子系统， memory子系统。+++++++++++++++++++++++++++++++++++++++首先来看看microblaze子系统，第一个是mb的IP。设置时，使能MDM接口，使能IC和DC接口，IC和DC地址，定位在DDR中，所以，baseaddr为0x80000000.尺寸设置为16KB，line length为4。break point设置，PC BP数量
2021-08-13 11:41:40
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原创 VIVADO使用TCL建立工程
1(a).把工程保存成.tcl文件tcl: write_project_tcl c:/vivado_project/pro.tclgui: File->Project->Write tcl…，然后选择tcl路径即可。注意：最好把.tcl中列出的依赖文件（.v, .sdc, .wcfg等）拷贝到.tcl文件的目录下，然后在.tcl文件中修改这些文件的路径，这样整个工程就可以分发了，无需依赖原工程。1(b).用.tcl生成工程tcl命令：cd c:/vivado_projectsour
2021-08-12 10:00:09
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原创 SDI Wrapper解析
k7_sdi_rxtx这个模块，是用来生成SDI数据流，并通过GTX发送出去的模块。+++++++++++++++++++++++++++++++++这个模块中，实例化了几个生成数据流的模块，例如multigenHD，vidgen_ntsc，vidgen_pal，
2021-08-06 15:31:01
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空空如也
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