sv编程语言_sv零星知识点

博主是先前学习过verilog，过渡到sv较为简单

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systemverilog 以.sv文件结尾

sv中的操作符：

== ！= ： 这两种表示逻辑符合与逻辑不符 ， 如若其中存在有x或者z，那么得到的结果 则是z

=== ！== ： 严格匹配x与z，但此条语句不可综合。

==？ ！=？ ： 在其中x与z为无关项，若右操作数为常数，则可综合。

加入延迟：

#(n timedelay_uint) 加入延迟事件

#(min：typical：max，min：typical：max，min：typical：max) 加入上升延迟与下降延迟，还有截止延迟

编写的技巧：

使用parameter语句添加参数，使模块参数化，，使得模块可以重复使用。实现代码复用。

关于sv的testbench的一个发现：

module TestAnd2；

wire a , b , c ;

And g1