这篇博客介绍了如何在Quartus环境下利用Modelsim进行Testbench仿真，包括设置硬件描述语言和仿真时间尺度，自动生成及设置Testbench文件，解决找不到Modelsim路径的问题，以及在Modelsim中进行仿真操作和查看波形的快捷键。在仿真过程中，还讲解了如何添加新信号并重新获取仿真波形。
仿真流程
- 正常通过硬件描述语言编写逻辑，并且编译通过；
- 选择Assignment-Settings，设置硬件描述语言和仿真时间尺度。
- 选择Processing-Start-Start Test Bench Template Writer自动生成Test bench文件，基于verilog语言生成的testbench文件为.vt。testbench文件模块没有输入输出，将原有模块的输入定义为reg型变量，输出定义为wire型变量。生成initial和always两个过程狂块，其中initial过程生成按时间产生的信号，例如各种触发信号。always块生成持续信号，例如时钟。
- 设置testbench文件。
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