Vivado Hls C流处理方式的FIR时域滤波

实验目的

用HDL、HLS C流程实现流处理方式的时域滤波(FIR),要求:

  • 输入直流及2个频率分别为2kHz和10kHz的正弦实信号叠加,三个信号幅度为2.0、1.0、1.5
  • 要求过滤掉0Hz和10kHz信号,仅剩2kHz正弦实信号
  • 定点化,获得输入/输出信号和FIR系数的定点精度。要求与浮点实现的均方差不大于-40dB
  • 生成的IP放入SysGen中验证
  • 生成bit文件在板验证

滤波器算法

直接结构用到了多个移位寄存器,相乘后累加,思路简单但是效率较低,改变拓扑之后的转置结构有更高的效率;格形结构又较为复杂,因此在本实验的两个流程和定浮点实现方案中,均采用转置结构,保持前后统一。
转置结构

滤波器及定点精度系数

在本实验中使用 sysgen 的 fdatool 工具对滤波器系数进行初步的构造,在后面的实验中发现得到的一组系数具有较好的性能。设计的滤波器为带通,窗函数为Hamming窗,阶数取68阶,截止频率为2.01kHz和4.49kHz。采样频率为奈奎斯特采样频率的4倍,即80kHz,滤波器波形以及具体系数如下。

lbq
xs

代码与仿真分析

Directive的优化中,对函数使用了HLS PIPELINE II=1 (流水线处理) 和HLS INTERFACE ap_ctrl_none port = return;对din和dout使用了HLS INTERFACE ap_none port ;对循环操作使用HLS UNROLL进行展开,以谋求并行化处理提高系统运行速度。

#ifndef _FIR_1X_H
#define _FIR_1X_H
#include "hls_dsp.h"

#define FIR_TAP_NUM 69
#define RUN_LENGTH 1300

const unsigned SCALAR_ROUND_MODE          = 0;//AP_TRN, etc;
const unsigned SCALAR_OVERFLOW_MODE       = 2;//AP_WRAP, etc;
const unsigned SCALAR_SATURATION_BITS     = 0;

// input data types
const unsigned INPUT_SCALAR_WIDTH               = 16;
const unsigned INPUT_SCALAR_INTEGER_BITS        = 4;

typedef ap_fixed<
	INPUT_SCALAR_WIDTH,
	INPUT_SCALAR_INTEGER_BITS,
	(ap_q_mode)SCALAR_ROUND_MODE,
	(ap_o_mode)SCALAR_OVERFLOW_MODE,
	SCALAR_SATURATION_BITS> t_input_scalar;
	
// output data types
const unsigned OUTPUT_SCALAR_WIDTH               = 32;
const unsigned OUTPUT_SCALAR_INTEGER_BITS        = 8;

typedef ap_fixed<
	OUTPUT_SCALAR_WIDTH,
	OUTPUT_SCALAR_INTEGER_BITS,
	(ap_q_mode)SCALAR_ROUND_MODE,
	(ap_o_mode)SCALAR_OVERFLOW_MODE,
	SCALAR_SATURATION_BITS> t_output_scalar;


void fir_1x ( const t_input_scalar& din,  t_output_scalar& dout);

extern const t_input_scalar coe[FIR_TAP_NUM];
#endif
#include <stdio.h>
#include <stdlib.h>
#include "hls_stream.h"
#include "fir_1x.h"

using namespace hls;
const t_input_scalar coe[FIR_TAP_NUM] = {
#include "Yourdata.txt"
};

void fir_1x ( const t_input_scalar& din,  t_output_scalar& dout)
{
#pragma HLS INTERFACE ap_none port=dout
#pragma HLS INTERFACE ap_none port=din
#pragma HLS PIPELINE II=1
#pragma HLS INTERFACE ap_ctrl_none port=return

    static t_output_scalar product1[FIR_TAP_NUM+1]={t_output_scalar(0)};
    #pragma HLS ARRAY_PARTITION variable=product1 complete dim=1

	// output
	dout = product1[FIR_TAP_NUM];

	label_mulacc:
	for (int gv_i=0;gv_i<FIR_TAP_NUM;gv_i++)  {
    #pragma HLS UNROLL
    product1[FIR_TAP_NUM-gv_i]  = din * coe[FIR_TAP_NUM-gv_i-1] + product1[FIR_TAP_NUM-gv_i-1];
	}

};

directive
首先对HLS C流程的定点实现方式和sysgen的FIR Compiler 7.2进行下比较
dfhfd
在这里插入图片描述
发现HLS C生成的IP 放入sysgen中与sysgen自带的FIR还是存在一定的差距(猜测是所采用的FIR结构并不一样),前者与后者相比存在一定的幅度衰减,但是处理时延较低,谱的纯度也较好,已经较好地滤除了0频分量和10kHz高频分量。接下来将HLS C的定浮点方式在sysgen中进行比较
again
波形比较
发现浮点处理方式时延十分严重,但二者的幅度是相近的,另一个足以说明定点方式优于浮点方式的理由是,浮点方式占用的资源过多,在实际的上板操作中是难以实现的(下面两图分别为浮点和定点实现)
浮点实现
定点实现

实验结论

在Matlab中对HLS C与HDL流程定浮点方案的差别进行比较,将各波形平移对齐后进行最小均方差计算,再将最小均方差用dB进行表示。假设两种信号 { x k } { y k } \{x_k\}\{y_k\} {xk}{yk}所取得采样点数均为 K K K,我们取 { x k } \{x_k\} {xk}作为基准信号,则均方差的计算公式为
ξ = ∑ k = 1 K ( x k − y k ) 2 ∑ k = 1 K x k 2 ξ ( d B ) = 10 ∗ log ⁡ 10 ξ \begin{array}{l} \xi=\dfrac{\sum_{k=1}^{K}\left(x_{k}-y_{k}\right)^{2}}{\sum_{k=1}^{K} x_{k}^{2}} \\ \xi_{(d B)}=10 * \log _{10} \xi \end{array} ξ=k=1Kxk2k=1K(xkyk)2ξ(dB)=10log10ξ
error
有想要了解Vivado各个流程实现的朋友可以参考本链接

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### 回答1: Vivado HLS(高层合成)是赛灵思(Xilinx)公司开发的一款用于将高级语言C/C++代码转换为FPGA(现场可编程逻辑门阵列)的RTL(寄存器传输级)代码的工具。FIR(有限脉冲响应)滤波器是一种常见的数字信号处理器件,通常用于信号去噪和频率选择。 使用Vivado HLS设计FIR滤波器可以简化RTL设计过程和提高设计效率。在Vivado HLS中,我们可以使用C或C++编写FIR滤波器代码,并通过HLS工具将其转换为依赖目标FPGA设备的RTL描述。这个过程称为C/C++到RTL的高层合成。通过使用高级语言编写FIR滤波器代码,可以快速验证算法和逻辑,避免了传统RTL设计中繁琐的手动编写和调试过程。 在Vivado HLS中,我们可以使用一些预定义的函数和库来实现FIR滤波器功能,如fir系列函数。我们需要使用Vivado HLS提供的接口和指令来处理输入和输出数据,以及定义FIR滤波器的系数。 设计FIR滤波器的步骤是首先定义滤波器的系数,然后编写C/C++代码来实现滤波算法。我们可以为滤波器指定不同的输入和输出精度,并在HLS工具中进行优化和约束设置。最后,使用HLS工具将代码综合到目标FPGA设备上,并进行验证。 Vivado HLS的优势在于其高级综合功能,能够将高级语言代码转换为硬件描述,从而快速实现和验证FIR滤波器功能。使用Vivado HLS,设计人员可以更加专注于算法和功能的实现,而无需过多关注逻辑和电路细节,提高了开发效率和设计质量。 ### 回答2: Vivado HLS是一种C/C++高层次综合工具,可以将C/C++代码自动转化为硬件描述语言(如VHDL或Verilog),用于FPGA开发。FIR滤波器是一种常用的数字信号处理器件,可以用于信号去噪、信号恢复和频率选择等应用。在Vivado HLS中实现FIR滤波器有以下几个步骤: 1. 定义FIR滤波器的输入、输出和系数:通过使用C/C++语言定义输入、输出和系数数组,明确滤波器所需参数。 2. 实现滤波器函数:在C/C++中编写滤波器函数,利用输入、输出和系数数组进行滤波器计算。根据滤波算法选择合适的计算方法,如直接形式、分复用形式等。 3. 添加HLS指令:通过使用HLS指令来指导Vivado HLS对C/C++代码进行综合,以及生成硬件描述代码。例如,可以使用HLS PIPELINE指令实现水线并行计算,或者使用HLS UNROLL指令进行循环展开优化。 4. 进行综合和优化:将C/C++代码导入Vivado HLS并进行综合和优化,生成对应的硬件描述文件。在综合过程中,Vivado HLS会根据HLS指令和优化选项生成优化的硬件描述。 5. 生成比特文件:利用Vivado Design Suite将生成的硬件描述文件进行综合和实现,最终生成FPGA可执行的比特文件。 通过以上步骤,就可以使用Vivado HLS设计和实现一个FIR滤波器。这种方法能够提高设计效率和开发速度,同兼具软件和硬件的优点。同,借助于Vivado HLS的工具支持,可以对FIR滤波器进行性能优化,实现更高的吞吐量和更低的延迟。 ### 回答3: Vivado HLS是一种适用于高级综合(High-Level Synthesis, HLS)的开发工具,可以将C/C++代码转化为可硬件化的RTL(Register Transfer Level)描述,用于FPGA(Field-Programmable Gate Array)设计。 FIR滤波器是数字信号处理中常用的滤波器,用于滤除信号中的不需要的频率成分。在Vivado HLS中,我们可以使用C/C++语言来描述FIR滤波器的算法。 在Vivado HLS中设计FIR滤波器,我们首先需要定义滤波器的输入和输出接口,并通过HLS语法指定接口的数据类型和传输方式。然后,我们可以使用C/C++语言实现FIR滤波器的算法,使用HLS指令进行性能和优化的调整。 在FIR滤波器的实现中,我们可以使用多种不同的算法,如直接形式、级联形式等。Vivado HLS提供了一系列的优化选项,帮助我们选择最优的算法和调整滤波器的性能指标,如延、面积和功耗等。 设计完成后,我们可以使用Vivado HLS生成HLS综合的RTL代码。生成的RTL代码可以导入到Vivado设计套件中进行后续的综合和实现。与传统的RTL设计相比,使用Vivado HLS设计FIR滤波器可以大大减少设计的间和复杂性,提高开发效率。 总而言之,Vivado HLS是一种用于FPGA设计的高级综合工具,可以将C/C++代码转化为RTL描述。通过Vivado HLS,我们可以方便地设计和优化FIR滤波器算法,加快开发过程,提高设计效果。

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