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RSS订阅原创 zynq的lwip echo server实验（有无法ping通的解决方案）
很多朋友卡在了无法接受回传数据的问题上。下面分享下我的搭建过程和解决方法我的工程和用到的两个教程。1、根据开发板的端口，配合正点院子的教程完成vivado模块的搭建2、在vitis中，有些地方需要注意：（1）根据xsa，导入platform（2）在导入platform之后，需要添加 lwip的bsp若有同学的网口为百兆网，需要在下面进行修改（3）添加application的project（4）进行编译，并且对端口.
2021-11-14 16:06:32
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原创 ZYNQ——FPGA工程之VGA彩条显示
参考：https://blog.csdn.net/Taneeyo/article/details/115180568?spm=1001.2014.3001.5501https://www.bilibili.com/video/BV17U4y157gp?spm_id_from=333.999.0.0本文的工程下载链接：https://download.csdn.net/download/weixin_50988214/21979975主要内容：使用vivado实现VGA端...
2021-09-06 17:02:28
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原创 hls图像处理（彩条+阈值化）
vivado工程1、colorbar功能：输出2048*1024的彩条图像，通过hls生成输入：ap_clk 正常的时钟，ap_rst_n低电平有效输出：axi4的彩条图像代码：见文后2、threshold功能：对2048*1024的图像进行阈值化，通过hls生成输入：ap_clk 正常的时钟，ap_rst_n低电平输出：正常波形代码：见文后3、整体block design的模块各个ip的设置：输出波形..
2021-08-19 18:13:57
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原创 vivado hls中图像尺寸对综合结果的影响
出现问题：在hls的调试中发现，仅仅改变图像的尺寸，会导致系统无法正确识别出输出端口，导致输出端口的信号方向反向，并且无法输出资源利用率和延时。目录:一、hls中的设置，以及输出的端口和ip模块图二、解决方法三、代码一、hls中的设置，以及输出的端口和ip模块图1、图像尺寸1的情形若在top.h中设置生成的ip端口为：2、图像尺寸2的情形若在top.c中将图像尺寸拉大，长宽设置不同后，输出的ip核中，发现out...
2021-08-13 15:17:33
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原创 vivado波形的保存、读取、计时
1、打开vivado，open hardware manager2、如果没有连接的硬件也没有关系。在tcl console中输入read_hw_ila_data D:/tmp/EBAZ4205total/iladata_awvalid.ila，然后再display_hw_ila_data。我的vivado是window版的，目录路径是/，如果写成\则会出错...
2021-08-10 09:31:29
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原创 VIVADO中抓取信号
在vivado的框图中，抓取信号（1）在想抓取的信号上，选中debug（2）弹出自动连线后，连接（3）之后自动生成：（4）可对ip进行修改，如采样深度等（5）设置完成后，generate output（6）生成bit流，导出硬件。（7）然后在vitis内进行更新硬件平台，烧录进去（其中在run as时需要调整烧录的bitstream）有时候开发版需要重启，将ddr上的数据清空。然后在下载程序。（8）在vivado中看波形：自动连接...
2021-08-06 19:59:13
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原创 ubuntu的一些小操作记录
1、VMwork Station虚拟机清理拖拽产生的额外空间：通过拖拽，会在这个文件夹下产生cash，清除掉即可。/home/xxxx/.cache/vmware/drag_and_drop2、通过Disk Usage Analyzer，可以看到磁盘的占用空间
2021-07-22 16:16:57
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原创 vivado与vitis工程的烧写和改进方式
1、现有条件：现已有了vivado工程和对应的vitis工程可以通过两种方法对原工程进行改进1、vivado更新后，生成bit流，导出硬件平台。vitis通过导出的硬件平台xsa进行更新2、导出的硬件平台，新建vitis。然后复制入原有的vitis代码，进行build。两方法功效相同。两种相同的编译方式1、vivado烧录bitstream，在vitis中烧录设置，去掉reset和program2、在vitis中烧录bit流，reset和program
2021-07-14 19:43:28
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原创 使用 sdk（arm端） 无串口uart 在线调试 输出（TCF Debug virtual terminal）
参考文献：工具使用：https://blog.csdn.net/u011736505/article/details/103489655BSP介绍：https://www.cnblogs.com/hankfu/p/12331847.html1、简单介绍BSP2、如何开无串口UART在线调试第一部分：BSP的简介在SDK里，每一个baremetal工程，对应一个BSP工程，它包含一些Xilinx提供的公共模块，比如硬件的驱动、freertos、LWIP等。在BSP工程的...
2021-07-14 13:29:21
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原创 vitis报错：platform out-of-date，编译时makefile error；修改后application编译报undefined reference
尝试：1、师兄提供的vivado直接导出硬件：（见桌面，fuxian），成功！！！！2、使用最简单的hls_color，导出硬件。(桌面，my)报错3、使用hls_color,hls_threshold，导出硬件，(桌面,my)报错4、使用自己写的ip核，在vivado部分就报黑盒子，报错可能的解决方案：1、如google上说，修改make文件2、在linux上用vitis实现3、使用vitis hls实现，可能是版本不同导致...
2021-07-07 09:30:49
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原创 Vivado中添加自定义IP核显示为灰色且在IP Catalog中无法找到该IP解决方法
参考文档:https://blog.csdn.net/weixin_45592956/article/details/109728939在vivado中添加hls生成的ip核，在setting中添加，图标为灰色，而且在外面无法根据名称找到对应的ip核。错误步骤：1、在setting中添加ip核2、图标为灰色，而且上面有一行字，显示出错。问题原因以及解决方法在查阅相关资料后，得知IP显示为灰色的原因有3个：1.该IP被重复添加。2.如果IP核是HLS生成的，器件需要与
2021-07-06 20:45:32
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原创 VIVADO报错：bus interface property does not match
在vivado的blockdesign中连接完路线后，进行valid验证后报错：错误显示：总线接口属性TDATA_NUM_BYTES在两个端口之间，不匹配。观察了这两个模块，发现确实存在这个问题。video in to axi4-stream的video out是64位，而图像处理核接收端的TDATA是32位，不匹配解决办法：把INPUT_STREAM_TDATA的数据位宽改为64位，验证就通过了~这里涉及一个问题。由于我的INPUT和OUTPUT_STREAM的位.
2021-07-05 15:16:27
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原创 VITIS报错：platform is invalid
在vitis中直接复制了工程，在run as烧录进FPGA时，报错。解决办法：进行clean project，然后buildproject(必须全路径为英文，否则依旧会提示该问题)
2021-07-04 18:09:04
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原创 VIVADO报错：slave segment is not assigned into address space
今天在更换ip核时，报错误如上图：[BD 41-1356]</hls\u CvtColor\u zhengdi\u 1/s\u axi\u AXILiteS/Reg>未分配到地址空间</processing\u system7\u 0/Data>。请使用地址编辑器分配或排除它。原先使用该种接口，不报错。一开始怀疑是s_axi_AXILITES的接口类型有问题。在vivado中更改了不同的端口越睡，更换了多个端口均没有效果。后来采用相同的ip核重新进行连接，发现..
2021-07-01 15:02:29
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原创 VIVADO报错：连线问题
1、[BD 41-237] Bus Interface property TDATA_NUM_BYTES does not match between /hls_CvtColor_0/INPUT_STREAM(4) and /v_vid_in_axi4s_0/video_out(8)查阅为连线不匹配，从64位连接到32位，更改相关ip核的2、更改完stream位数之后，此错误解决，剩余FREQ_HZ和CLK_DOMAIN问题两组进入block interface properti..
2021-06-02 19:34:42
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原创 vitis qspi_flash的烧写
通过jtag烧写，下载到内存中，断电后程序消失。下载到QSPI_FLASH中，断电后程序不消失。1、配置ip核，添加这两项，其余不变2、在vitis中，create boot image，program flash就烧写进去了。需要断电后，重新上电后才会有反应。...
2021-05-29 22:59:23
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原创 vitis 新建应用工程时，fsbl模板无法创建解决方法
参考博客：https://blog.csdn.net/qq_36229876/article/details/108238233
2021-05-29 19:49:51
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原创 MYir教程在VITIS中的运行，以及与正点资料的部分不同
初学zynq，参考myir和正点原子的教程（正点的教程更加完备具体），买的myir的板子，所以用myir的代码。目录：本篇博客主要记录如下：（1）因为源码版本较老，如何使用老版本的源码，以及使用新版vivado和vitis时的部分注意点。（2）比较两教程步骤的差异，以及open elaboration design功能vivado退出的替代办法。使用米尔的源代码的步骤：位置：具体步骤：1、在vivado 2020.2中打开xpr时，需要参考https://blog..
2021-05-29 16:41:27
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原创 基于hls格式的光条检测纯c++代码——重心法
这个为最简单的单条光条的重心法检测。分别针对两种摆放形式的光条，分为行检测与列检侧。1、列检测#include <tchar.h> #include <stdio.h>#include <stdlib.h>//#include <vector>#include <windows.h>#include <opencv2\opencv.hpp>#include <opencv2\core\core.hpp&g
2021-05-13 10:37:08
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转载 转载——激光光条中心的提取方法
https://blog.csdn.net/weixin_43953829/article/details/88527553
2021-05-10 13:50:20
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原创 vivado hls 使用mat的流数据完成滤波操作
hls进行滤波操作的难点和注意点：1、由于vivado hls中的mat类型，实际上为stream类型，只可以顺序存取，不可以随机存取，因此无法随便怼同一个数据进行复用。2、同时由于FPGA资源有限，无法将图片的像素值全部存储下来，采用line存储的方式进行存储，方便进行数据的复用。解决代码：本文主要提供mat类型的数据通过何种的存储方式，进行滤波的代码，以及方法.文件位于（D:\vivado2018.3\project\2_guassianblur\fiter2d）to..
2021-05-08 17:08:56
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原创 vivado hls-使用滤波器对矩阵求x偏导
根据一个1*2的模板对矩阵进行x偏导建立一个window，对其赋值，之后采用filter2d函数进行卷积，可得图像在X方向上的梯度。void hlsfilter1(AXI_STREAM& INPUT_STREAM, AXI_STREAM& OUTPUT_STREAM, int rows, int cols){#pragma HLS INTERFACE axis port=INPUT_STREAM#pragma HLS INTERFACE axis port=OUTPU...
2021-05-08 16:15:11
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原创 vivado hls 命名空间的使用
1、可以将这些地址传入，如AXI_STREAM和矩阵。但是还不会将mat类型传入。函数的声明开始加static，后续无需再实例化。且内部参数仅该函数内可以调用。后续的内联函数为定义。myfilter2d.hpp#ifndef SRC_HLS_IM_PROC_HPP_#define SRC_HLS_IM_PROC_HPP_//#include <stdint.h>//#include <hls_stream.h>//#include <hl..
2021-04-26 18:12:52
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原创 vivado-hls 数据处理的模板
之前整理了HLS关于图像处理（读取展示存储）的模板，这次的为基础的数据处理的模板，以及读取文件的模板目录：1、数据处理模板2、读取文件的testbench模板1、数据处理模板top.h//防止多次导入#ifndef TOP_H_#define TOP_H_//包含头文件#include<cmath>#include<fstream>#include<iostream>#include<iomanip>#incl.
2021-04-13 17:25:01
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原创 HLS ——单通道和三通道图像处理代码模板与stream is read but empty的问题、cvLoadImage无法读取的问题、AXI_STREAM未定义
不使用opencv和hls封装后的算法1、先在VISUAL STUDIO中运行通过。2、再进入VIVADO里进行修改。
2021-04-08 16:37:27
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原创 HLS——hls_pixelbinary工程的经验：报错：数据流stream报错
hls_pixelbinary工程！问题1：stream报错：ERROR: [XFORM 203-733] An internal stream xxxx.xxxx.V.user.V' with default size is used in a non-dataflow region, which may result in deadlock. Please consider to resize the stream using the directive 'set_directiv.
2021-04-07 11:23:19
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原创 HLS报错解决方法（csim_design failed）
1、undefined reference to `opencv_image_guassianblur(cv::Mat, cv::Mat)'原因：可能是输入或输出图像的通道数与要求的不同。（如应该为三通道输出，但是只定义了单通道的输出）解决方法：如：从改为解决问题。...
2021-04-03 16:37:49
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原创 HLS——opencv图像处理知识点
https://blog.csdn.net/weixin_43387329/article/details/903460881、opencv创建一个跟原图等大小的矩形mat类型，创建等大小矩形Mat src1 = imread("lena.jpg", 1);Mat dst_mat;dst_mat.create(src1.size(), src1.type());iplimage类型，创建等大小IplImage* src = cvLoadImage(INPUT_IMAGE);Ip
2021-04-03 10:32:28
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原创 Vivado HLS在Visual Studio2019上的运行情况
https://blog.csdn.net/qq_34142805/article/details/106739300
2021-04-02 15:52:03
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原创 Vivado HLS 六：fir例子的乘法单元优化
Vivado HLS 二：fir简单例子结果详解感谢FPGA那点事儿公众号，提供了很多入门知识！本文参考自：https://mp.weixin.qq.com/s/e9G513VPw5bs1EFJRi2osA
2021-03-31 06:18:35
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原创 Vivado HLS 五：fir例子的数据类型拓展
Vivado HLS 五：fir例子的数据类型拓展感谢FPGA那点事儿公众号，提供了很多入门知识！本文参考自：https://mp.weixin.qq.com/s/e9G513VPw5bs1EFJRi2osA本文主要探讨HLS中变量的精度问题（在硬件电路中，具体表示为信号所需的位宽），如何使用数据类型拓展，和不同数据类型对资源造成的影响。HLS在C标准上增加了任意精度的数据类型。在C中我们只能选择四种不同bit位宽的变量类型：8bit（char），16bit（short），32bit（int
2021-03-30 21:09:05
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原创 Vivado HLS 四：基本概念
Vivado HLS 三：基本概念一感谢FPGA那点事儿公众号，提供了很多入门知识！本文参考自:https://mp.weixin.qq.com/s/Mfvp0EcN7DP0rePdxvwn0QHLS的基本概念：1、HLS支持C，C++和systemC作为输入，通过综合输出为verilog和vhdl。综合时，可以添加directive约束脚本，来控制综合结果。2、HLS对标准C基本支持，下列情况不支持：1）系统调用system calls：printf , time() , .
2021-03-29 19:10:46
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原创 Vivado HLS 二：fir简单例子结果详解
Vivado HLS 二：fir简单例子结果详解感谢FPGA那点事儿公众号，提供了很多入门知识！本文参考自：https://mp.weixin.qq.com/s/Si3CdIGwPW86lIzPiE6w4g目录：一、代码二、结果分析 1、综合后的代码： 2、资源消耗 3、延迟HLS为Xilinx近几年推出的高级综合工具，能够把C/C++代码转化为可综合的verilog/VHDL代码。下面用数字滤波器fir的例子，解释代码和具体参数。一、代码...
2021-03-29 15:32:31
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原创 Vivado HLS 三：基本概念（lut、latch、ff、RAM、ROM、FIFO等）
Vivado HLS 三：基本概念参考：https://blog.csdn.net/wordwarwordwar/article/details/79998130http://www.elecfans.com/d/663922.html目录：1、FPGA中LUT、LATCH、FF的概念2、LUT、LATCH、FF的相互关系3、verilog语句与LUT、LATCH、FF的对应关系1、FPGA中LUT、LATCH、FF的概念LUT(look up table）:查找表 ..
2021-03-29 14:39:47
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原创 Vivado HLS 一：入门实验
Vivado HLS是Xilinx 推出的高层次综合工具，采用C/C++语言进行FPGA设计。HLS提供了一些样例方便大家熟悉其开发流程。另外关于HLS的使用介绍，Xilinx官方提供了2个重要开发文档ug871 和 ug902。里面详细介绍了包括怎么建立HLS 工程，怎么编写Testbench,怎么进行优化等问题。在HLS软件界面，在右侧有个directive， 里面列出了程序中所有用到的变量，函数和循环结构，点右键可以给其配置。————————————————版权声明：本文为CSDN博主「leon_
2021-03-29 10:08:37
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原创 Win10的64位操作系统，Visual Studio 2019配置OpenCV
参考1：https://blog.csdn.net/qq_45095360/article/details/106194245参考2：https://blog.csdn.net/ctrigger/article/details/91359483一、Visual Studio的安装二、opencv的下载安装网址：https://opencv.org/releases/下载windows，正常安装三、设置环境变量右击我的电脑（此电脑）——>属性——>高级系统设置—.
2021-03-26 19:42:47
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原创 Windows10家庭版更改C盘用户user文件夹名称（小新pro13亲测有效）
完全参考：https://www.jianshu.com/p/c624a4160a83为了防止自己下次出现问题，容易查找。1.点击设置2.点击账户3.进入家庭和其他人员4.点击将其他人员添加到这台电脑,按图片步骤来选：我没有这个人的登陆信息添加一个没有microsoft账号输入用户名，创建完成5.打开控制面板,按路径点开.然后按步骤设置6.退出到桌面按win+x键,点击注销，将当前的账户注销或关机。7.切换到Administr.
2021-03-24 20:14:36
5172
2
lwip_echoserver.zip
2021-11-14
ZYNQ——FPGA工程之VGA彩条显示
2021-09-06
01_hello_drv.rar
2021-01-28
PSO粒子群算法求最大最小值 -——python
2020-10-29
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