FPGA
三少Algorithm
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Verilog 语法总结
Verilog HDL建模方法: ——时序逻辑建模(时钟驱动,上升沿,下降沿always@(posedge ** or negedge **),有限状态机FSM) ——组合逻辑建模(always@(*)) Verilog HDL描述方法: --结构描述:(例化) --数据流描述:(assign,并行赋值语句) --行为描述: 过程结构语句(always initial task initial)...原创 2019-03-18 22:17:24 · 2685 阅读 · 0 评论 -
FPGA开发的状态机总结
一段式状态机:只用next_state推动逻辑顺序。直接描述状态的变化和操作。 二段式状态机:只用next_state推动逻辑顺序。在第一段中描述状态的变化,在第二段中描述操作。 三段式状态机:用current_state,next_state推动逻辑顺序。 current_state next_state; current_state n...原创 2019-03-18 22:18:15 · 304 阅读 · 0 评论 -
verilog的代码风格
注意代码的可读性和移植性 养成良好的代码风格 工程文件的分类:core dev sim doc src 1 在每一个版块的开头一定要使用统一的文件头,其中包括作者名,模块名,创建日期,概要,更改记录,版权等必要信息。 2 module: 端口定义按照输入,输出,双向的顺序: 模块名、模块例化名统一,例化名前加小写u_以区分 ( 多次例化另加标识 ),三者关系: 文件名 :xxx .v ...原创 2019-03-18 22:19:35 · 437 阅读 · 0 评论 -
DE1-SOC开发笔记
verilog-FPGA 采用verilog开发语言,使用时序和组合逻辑。进行行为,数据流,结构建模。RTL级编程,在实际板卡上面验证逻辑的正确性。 sopc: 软硬件结合的开发方式,在FPGA内部内建CPU,实现与FPGA的交互,实现系统级的开发。 qsys: 根据实际项目需求,可视化操作,自定义搭建硬件环境,在单核FPG内通常为类似单片机一样的东西。在双核FPGA内 搭...原创 2019-03-27 21:00:58 · 3231 阅读 · 0 评论