2020-12-03

Verilog中不同位宽的变量之间赋值问题

一、****长位宽赋值给短位宽的截断问题
无论左操作数、右操作数是有符号数还是无符号数，都是直接截断高位，如下例子：
wire [7:0] a;
wire[3:0] b;
initial
begin
a = 8’b1000_0100;
# 10
end
assign b = a;
赋值结果为：
b = 4’0100
二、****短位宽赋值给长位宽的扩展问题
对于短位宽赋值给长位宽的情况，需要对高位进行位扩展，具体是扩展1还是扩展0，记住：完全依据右操作数!，具体如下：
1）右操作数是无符号数，则无论左操作数是什么类型，高位都扩展成0；
2）右操作数是有符号数，则要看右操作数的符号位，按照右操作数的符号位扩展，符号位是1就扩展1，是0就扩展0；
3）位扩展后的左操作按照是无符号数还是有符号数解释成对应的十进制数值，如果是无符号数，则直接转换成十进制数值，如果是有符号数，则看成2的补码解释成十进制数；
4）从上面4种情况看出，有符号数赋值成无符号数会出现数据错误的情况，因此要避免这种赋值，而其他情况都是可以保证数据正确的
三、无符号和有符号运算的补充
运算和赋值是分开进行的，所以这两个过程可以分开对待，关于赋值的方式上面已经说过，
而运算只要记住一条：
只有RHS（右边表达式）中含有无符号数，就按照无符号数的方式运算！
文章内容引自如下的博文

Verilog中不同位宽的无符号数和有符号之间赋值的截断和扩展问题