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RSS订阅原创 [DRC REQP-1578] COMPENSATION mode ZHOLD must be driven by a clock capable IO.错误解决方法
错误原因：主要是说明MMCM2_ADV原语也就是clk_wiz IP核的IO接口必须有时钟功能的IO进行驱动。问题原因是clk_wiz中没有使用外部产生时钟，而是采用FPGA内部生成的时钟进行驱动。解决方案：将clk_wiz中input端口的source改为no buffer。
2023-11-13 14:52:17
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原创 FPGA实现I2C读写EEPROM
I2C 总线由数据线 SDA 和时钟线 SCL 两根线构成通信线路，既可用于发送数据，也可接收数据。I2C_SCL 和 I2C_SDA 均需接上拉电阻，也正因此，当总线空闲时，这两条线路都处于高电平状态。图1 I2C整体时序图图2 I2C具体时序图在串行时钟线SCL为低电平状态时，SDA允许改变传输的数据位，在SCL为高电平状态时，SDA要求保持稳定，
2023-10-25 14:23:02
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原创 FPGA-驱动LCD显示屏原理
VSYNC：帧（场）同步信号，当此信号有效的时候就表示开始显示新的一帧数据，查阅所使用的LCD 数据手册可以知道此信号是低电平有效还是高电平有效， 图 3为低电平有效。，由于 RGBLCD 没有读写寄存器，也就没有所谓的 ID，这里我们通过在模块上面，控制 R7/G7/B7 的上/下拉，来自定义 LCD 模块的 ID，帮助。LINE：帧有效显示区域，即显示一帧数据所需的时间，假如屏幕分辨率为 1024*600，那么 LINE 就是600 行的时间。VBP：帧显示后沿（或后肩），单位为 1 行的时间。
2023-10-18 20:14:11
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原创 AXI总线简介
AXI是一种总线协议，可以挂在多个master和slaveAXI4：主要面向高性能地址映射通信的需求；（突发数据）（地址映射模式）AXI4-Lite：是一个轻量级的，适用于吞吐量较小的地址映射通信总线；（无突发）（地址映射模式）AXI4-stream：面向高速流数据传输（流模式）AXI4、AXI4-LITE总线信号组成：写地址通道、写数据通道、写响应通道、读地址通道、读数据通道，信号组成如表1至表6所示。AXI-stream总线信号组成如表7所示。表1：全局信号信号名AXI4。
2023-10-16 16:51:52
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原创 Xilinx FPGA I/O设置
PullType共有四种选择： PULLUP、PULLDOWN、 NONE、KEEPER。数字电路有三种状态：高电平、低电平和高阻。当 输入为无效 信号的时候 ，可以通过上拉（ PULLUP）电阻 和下拉 (PULLDOWN)电阻的方式使其处于稳定状态。当选择 (KEEPER)时， 使电平保持为上一个有效值。当 IO端口设为LVDS的 时候， PullType只能设为 None。off-chip terminatio设置。这个是设置片外端接电阻和片内端接电阻。
2023-09-11 11:02:40
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原创 VIVADO网表文件DCP文件的封装及调用
Step2：在SYNTHESIS时设置，在More options中输入-mode out_of_context。生成的dcp网表文件使用方法与普通的.v文件一致，在工程中按照.v文件的使用方法加入dcp文件即可。Step4：在工程文件夹中xxx.run/synth_1/xxx.dcp可以找到封装的dcp文件。Step1：新建一个vivado工程，将需要封装成DCP的源文件导入。
2023-08-29 17:22:05
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原创 FPGA时序分析的作用和原理
两条时钟路径的长度不同是造成时钟抖动的原因,如图 3-1 所示为一条局部路径,R1，R2为两个寄存器,C1和C2来自同一个时钟源,时钟信号沿时钟树到达寄存器R1和R2的延迟时间分别为 TC1和 TC2,用 Tskew 表示它们之间的时钟偏移，则 Tskew=TC1-TC2。它的延时与时钟线的长度及被时钟线驱动的时序单元的负载电容,个数有关由于时钟线长度及负载不同,会导致时钟信号到达相邻两个时序单元的时间不同,产生所谓的时钟偏移(Skew)。在约束文件中,可以通过 OFFSET语句和 FROM:TO来约束。
2023-08-28 14:53:46
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原创 FPGA原理与结构
由于FPGA需要被反复烧写，它实现组合逻辑的基本结构不可能像ASIC那样通过固定的与非门来完成,而只能采用一种易于反复配置的结构,查找表可以很好地满足这一要求。目前,主流FPGA都采用了基于SRAM工艺的查找表结构，可通过烧写文件改变查找表内容的方法来实现对 FPGA的重复配置。根据数字电路的基本知识可以知道,对于一个n输人的逻辑运算，不管是与或非运算还是异或运算,最多只可能存在 2n 种结果。所以如果事先将相应的结果存放于一个存储单元中,就相当于实现了与非门电路的功能。
2023-06-06 09:36:08
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原创 SDL播放视频、音频的时候发现SDL_OpenAudioDevice打开一直失败
Failed to open the file : SDL_OPen Audio:Direct
2022-09-19 14:24:23
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vivado dds fir fft IP核应用实例
2023-09-22
空空如也
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