weixin_43048906的博客

原创 vivado时序分析之set_input_delay(三)

本篇用vivado timing constraints wizard来进行set_input_delay的约束，set_input_delay界面如图一所示，包括interface，clock，synchronous,alignment,data rate and edge。几个参数，synchronous选择是系统同步还是源同步，aligment选择是边沿同步还是中心同步，data rate and edge 选择是上升沿采样，下降沿采样还是双沿采样。首先我们用系统同步方式来进行分析验证，选择系统同步，

原创 几种linux内核文件的区别(vmlinux、zImage、bzImage、uImage、vmlinuz、initrd )

对于Linux内核，编译可以生成不同格式的映像文件，例如：make zImagemake uImagezImage是ARM Linux常用的一种压缩映像文件，uImage是U-boot专用的映像文件，它是在zImage之前加上一个长度为0x40的“头”，说明这个映像文件的类型、加载位置、生成时间、大小等信息。换句话说，如果直接从uImage的0x40位置开始执行，zImage和uImage没有任何区别。另外，Linux2.4内核不支持uImage，Linux2.6内核加入了很多对嵌入式系统的支持，但是

原创 ZYNQ产品生产拷机问题思考

目前设计的ZYNQ产品支持QSPIFLASH、SDka\EMMC启动，主要启动方式主要有以下几种：全部启动文件存放在QSPIFLASH，ZYNQ支持的QSPIFLASH为16MB大小，如果UBOOT,内核，设备树，文件系统全部存放在QSPIFLASH中，再加上业务程序，存储将会非常紧张，此方案不可行。全部启动文件存放在SD卡中，这种方式可行，但从稳定性和安全性方面考虑，产品大规模生产时不宜...

原创 XILINX SPARTN6时钟资源学习

今天在做一个spartan6系列6slx9tqg144pkg型号小板子的测试，板子上有两个晶振分别接入到FPGA的PIN22,和PIN56管脚，小测试程序写完以后，ise map不通过，报错如图一所示：图一经过查看UG382发现，Spartan6系列芯片的时钟资源使用也有限制，并不是时钟输入信号接到GCLK管脚就没问题了，下面借鉴网上其它资料及UG382，简单了解下。每一种Sparta...

原创 跨时钟域单根信号的处理方法研究

(* ASYNC_REG = “TRUE” ) ( keep = “true” *)

原创 将寄存器放入IOB的方法

1.verilog代码中(IOB = “TRUE”) output reg [3:0] LED;2.XDC文件中set_property IOB TRUE [get_ports {REMOTE_FIFO_din[15]}]两种方法任意一种皆可

转载 vivado时序分析之set_input_delay(二)

上篇文章用一个简单的源同步接口的例子，分析了vivado 根据set_input_delay约束来做STA分析的方法，本篇继续来分析源同步输入接口，对于源同步输入时序约束 ，有以下三个方面需要约束：1、时钟约束，用于去定义源同步接口所用的时钟；2、输入输出延迟约束；主要是告诉fpga 输入的时钟和数据之间的时间关系；3、时序例外，确保有效的时序路径进行时序分析，无效的时序路径不进行时序分析。...

原创 ZYNQ LINUX 下 PL中断PS记录

最近ZYNQ的项目需要，调试了PL中断PS的部分，下面将其中了解到信息记录下来，以防遗忘，如图一，图二所示，PL到PS的中断分为16个共享中断（SPI）和4个私有中断（PPI）。本文用到了共享中断，着重介绍SPI中断。图一图二PL 侧16个SPI中断硬件中断号为6168，8491.支持高电平触发和上升沿触发两种触发方式。以下内容摘抄自https://blog.csdn.net/weix...

原创 vivado时序分析之set_input_delay(一)

本篇研究set_input_delay约束的使用方法，在IO口约束上除了电平和管脚约束，还有set_input_delay约束和set_output_delay约束。本节着重讲解set_input_delay。Set_input_delay主要用于外部芯片向FPGA同步传输数据时，用来告诉FPGA外部进来的数据信号和时钟的相位关系，FPGA根据相位关系，能够数据进入FPGA后第一级寄存器的位置，...

原创 XILINX静态时序分析专题二：hold time

本篇分析vivado分析hold time的方法，hold time 比较难理解，如图一所示，图一它的意思是reg1的输出不能太快到达reg2，这是为了防止采到的新数据太快而冲掉了原来的数据。保持时间约束的是同一个时钟边沿，而不是对下一个时钟边沿的约束。reg2在边沿2时刻刚刚捕获reg1在边沿1时刻发出的数据，若reg1在边沿2时刻发出的数据过快到达reg2，则会冲掉前面的数据。因此保...

原创 XILINX静态时序分析专题一：setup time

好记性不如烂笔头，记录下vivado寄存器与寄存器之间的时序分析方法，本篇介绍vivado setup的分析方法，本篇为个人理解，如有错误，望指正。如下面几幅图所示，主要分为四个部分：从图中可以看出这条路径的基本信息，slack为时序裕量，source为源寄存器，destination为目的寄存器，requirement为时钟周期，data path delay为数据路径延时，logic l...

转载 ZYNQ UBOOT主要文件简介

u-boot中几个关于配置信息的文件夹u-boot-xlnx/configs文件夹该文件夹中存在zynq_zed_defconfig，该文件用于配置板卡的功能。u-boot-xlnx/include/configs文件夹该文件夹下的zynq_common.h可在内部修改uboot烧写到flash中的位置，以及程序load位置u-boot-xlnx/arch/arm/dts文件夹该文件...

原创 电源芯片应用设计要点

1.输入回路和输出回路的地不要直接连接，以免输入电源的纹波影响输出电源，通过芯片pad地连接，具体参考芯片PCB参考设计。2.LDO输出电流小于等于芯片输入电源，因此LDO压差不宜过大，LDO功耗>=（VOUT - VIN) * I。...

原创 ZYNQ必备模块

转载 转 解决 zynq uboot 2018.2 No valid device tree binary found - please append one to U-Boot binary 的办法

https://blog.csdn.net/qq_16184883/article/details/88142041解决办法为下载 uboot master版本，下载地址为：https://github.com/Xilinx/u-boot-xlnx/tree/master编译u-boot后会生成多个文件，注意这里会同时生成u-boot.elf和u-boot文件，直接使用.elf文件而不是修改u...

转载 认识关键BUFFER

https://blog.csdn.net/Reborn_Lee/article/details/85004519

转载 关于vivado之中set_multicycle_path时钟约束设计的问题

https://blog.csdn.net/lipf207/article/details/83012898

转载 Xilinx中解决高扇出的三种方法

https://blog.csdn.net/weixin_43343190/article/details/82955782

转载 Xilinx FPGA的复位方法几种方法

比如独热码状态机。如果表示独热码状态的第一个触发器比第二个触发器早释放了一个时钟周期，那状态机的状态机会跳转到一个无效的状态。如果所有的表示独热码的寄存器无法在同一个周期内被释放，那状态机肯定会跳转到一个无效的状态。还有一些例子，请读者自己看白皮书。https://blog.csdn.net/g360883850/article/details/94635563http://xilinx.ee...