XILINX SPARTN6时钟资源学习

	今天在做一个spartan6系列6slx9tqg144pkg型号小板子的测试，板子上有两个晶振分别接入到FPGA的PIN22,和PIN56管脚，小测试程序写完以后，ise map不通过，报错如图一所示：

图一
经过查看UG382发现，Spartan6系列芯片的时钟资源使用也有限制，并不是时钟输入信号接到GCLK管脚就没问题了，下面借鉴网上其它资料及UG382，简单了解下。
每一种Spartan-6芯片提供16个高速、低抖动的全局时钟资源用于优化性能；这些资源可以背Xilinx工具自动地使用，即使时钟频率相对较低，使用时钟资源来消除潜在的时序冒险仍然是十分重要的，
每一个Spartan-6 FPGA提供40个超高速、低抖动的IO局部时钟资源（32个BUFIO2S和8个BUFPLL）这些IO局部时钟资源是为IO Serializer和de-serializer电路服务的。
Spartan-6 FPGA的时钟资源主要由四种类型的连接器构成：
1.全局时钟输入引脚（GCLK）
2.全局时钟多路复用器（BUFG、BUFGMUX）
3.IO时钟缓冲器（BUFIO2、BUFIO2_2CLK、BUFPLL）
4.水平方向时钟布线缓冲器（BUFH）
有两种类型的时钟网络：
1.为FPGA内部逻辑资源提供低抖动时钟资源的全局时钟网络
2.为SelectIIO逻辑资源提供高性能低抖动时钟资源的IO局部时钟网络
　　BUFGMUX能够在两个全局时钟资源之间进行复用，也可以当做普通的BUFG时钟缓冲使用，这个时钟缓冲只能够直接驱动全局时钟布线资源，只能够驱动时钟输入；当然，FPGA内部逻辑触发器的时钟输入也可以来自那些普通的布线资源，不过那些普通的布线资源会具有较大的时钟抖动。
　　BUFPLL和BUFIO2用来驱动IO局部时钟网络的时钟资源，这一特性限定了它们的使用目的，他们只能用于ISERDES或OSERDES这资源的输入时钟资源；
　　BUFIO2能够驱动SDR和DDR的ISERDES2和OSERDES2的时钟，BUFIO2能够把GCLK或GTP_DUAL Tile的输入时钟布线到BUFG、DCM、PLL时钟输入。BUFIO2_2CLK能够用来代替BUFIO2s使用在DDR的ISERDES2和OSERDES2的设计时钟。
　　类似地，BUFPLL可以驱动SDR时钟的IO时钟网络，BUFPLL将PLL的CLKOUT0或CLKOUT1和IO局部时钟网络连接起来。
BUFH通过提供逻辑资源与全局时钟布线水平区域的连接，使得芯片总体的低抖动时钟资源更为丰富。
Spartan6的全局时钟结构如图二所示，Spartan-6 FPGA的全局时钟网络由16个位于器件中心位置的BUFGMUX驱动，时钟的输入可以来自FPGA的上、下、左、右的bank，也可以来自PLL或DCM；16个BUFGMUX驱动vertical spine并经vertical spine 往南北方向传播，根据这条线路，时钟水平延伸至HCLK时钟列并经HCLK时钟列提供了访问局部逻辑原语的路径；每一个HCLK列左右两边各有16个水平时钟缓冲BUFH驱动左右逻辑资源。

图二

图三
在Spartan-6 FPGA器件上，有32个GCLK输入，但是只有16个全局时钟缓冲，也就是说每一个全局时钟缓冲只能被2个GCLK中的一个驱动，在两个GCLK（假设为GCLK_A和GCLK_B共享BUFGMX_C）都需要使用的情况下，为了为用户提供更多的灵活性，可以让GCLK_A引脚布线到BUFGMUX_C，而GCLK_B使用BUFIO2间接地布线到另一个BUFGMUX_D。但是经过BUFIO2布线的时钟会出现延时。如图四，图五所示：

图四

图五
文中开始介绍的问题，即PIN22和PIN56分别为GCLK1和GCLK25，从图五中可以看出，这两个全局时钟管脚共用了BUFGMUX，所以两个管脚不能同时直接接入到BUFG，如果想解决这个问题，可以选择让一路时钟信号通过BUFIO2接入到BUFG。BUFIO2有一定的延时，但如果不作为管脚的采样时钟的话，也没影响。
所有的SelectIOn的逻辑资源（输入寄存器、输出寄存器、IDDR2、ODDR2、ISERDES2、OSERDES2）必须被来自BUFIO2的时钟驱动；每个BUFIO2时钟域有4个高速I时钟，由4个专用BUFIO2 缓冲驱动；Spartan6 FPGA有4个BUFIO2时钟域共32BUFIO2.

图六 IO时钟结构

图七BUFIO2时钟域
时钟输入引脚接受外部时钟信号并且直接将其连接至BUFGMUX或者BUFIO2原语。当然，时钟引脚也可以用作普通IO。BUFIO2除了能将时钟输入到IO时钟网络，BUFIO2也提供了专用的接往PLL/DCM或BUFG的时钟路线

图八 经BUFIO2布线的专用时钟输入
对Spartan-6 FPGA而言，专用的时钟输入引脚位于芯片边沿的中心位置，下图例举了4Bank的Spartan-6 FPGA的时钟引脚布局。

图九 四Bank Spartan-6 FPGA 时钟引脚布局