Verilog和vhdl混合调用测试心得

玉薄樱

于 2020-12-22 16:09:18 发布

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文章标签： fpga vhdl verilog

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本文分享了在FPGA设计中Verilog和VHDL混合调用的经验，包括用Verilog调用VHDL以及VHDL调用Verilog的步骤和测试结果。在Verilog中调用VHDL时，将VHDL实体视为verilog模块，而在VHDL中调用Verilog需要将Verilog模块转换为VHDL元件。测试表明，两种调用方式都能实现预期功能。

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初学FPGA，记录一些个人的探索历程和心得。本文的初衷是为了验证VHDL和Verilog文件互相调用功能。以一个简单的二选一选择器为例，分别用两种方法实现功能。

一、用Verilog文件调用VHDL

以Verilog文件为顶层文件，调用VHDL模块，testbench为Verilog文件。
1、新建project
2、编写.vhd文件，FPGA_VHDL.vhd，文件名与模块名称一致；

在这里插入图片描述
3、编写FPGA_Verilog.v文件，文件名与模块名称一致，且设为top文件。

4、编写testbench文件，FPGA_VHDL.vt，设置时钟周期为20ns，延时50ns后reset=1，aa=0，bb=1，每16个时钟，ss信号翻转一次；

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Verilog和vhdl混合调用测试心得

一、 用Verilog文件调用VHDL

一、用Verilog文件调用VHDL