FPGA IMPLEMENT 1Gb/10Gb ETH（一.3）

FCS/CRC代码实现：

原文链接：https://blog.csdn.net/qq_34070723/article/details/89736772

一、按照模二除法实现CRC，多项式CRC=x16+x12+x5+x0，

下面是Verilog代码，其是对输入的并行数据进行计算CRC，但是用的是时序串行计算的方法，需要8个clk才计算出结果。

/*************************按照原理实现方法**************************/
module CRC_Gen(
    input clk,
    input rst_n,
    input [7:0] data,
    input data_valid,
    output reg [15:0] crc
    );
    
    reg[23:0]temp=0;
    parameter polynomial=17'b1_0001_0000_0010_0001;
    
    
 always @ (posedge clk or negedge rst_n)
 begin
    if(!rst_n)
    begin
        crc<=0;
        temp<={data,16'b0};//复位时，将初始数据放入寄存器
    end
    else if(data_valid)
    begin
             if(temp[23]) temp[23:7]<=temp[23:7]^polynomial;
        else if(temp[22]) temp[22:6]<=temp[22:6]^polynomial;
        else if(temp[21]) temp[21:5]<=temp[21:5]^polynomial;
        else if(temp[20]) temp[20:4]<=temp[20:4]^polynomial;
        else if(temp[19]) temp[19:3]<=temp[19:3]^polynomial;
        else if(temp[18]) temp[18:2]<=temp[18:2]^polynomial;
        else if(temp[17]) temp[17:1]<=temp[17:1]^polynomial;
        else if(temp[16]) temp[16:0]<=temp[16:0]^polynomial;
        else   crc<=temp[15:0];   
    end   
 end
       
endmodule
/***********************testbench******************************/
module CRC_Gen_tb;
reg clk;
reg rst_n;
reg [7:0]data;
reg data_valid; 
wire [15:0]crc;
initial 
begin
    clk=0;
    rst_n=0;
    data=8'b10110110;data_valid=1;//复位时，将初始数据放入寄存器
    #100 rst_n=1;
   
    #500 rst_n =0;
    data =8'b01001100; data_valid=1;
    #300 rst_n =1;
   
    #500 rst_n =0;
    data =8'b10110011;data_valid=1;
    #300 rst_n =1;
   
    #500 rst_n =0;
    data =8'b01001001; data_valid=1;     
    #300 rst_n =1;
    
    #500 rst_n =0;
    data =8'b10101010;data_valid=1; 
    #300 rst_n =1;
end
 CRC_Gen   U0(
   .clk(clk),
   .rst_n(rst_n),
   .data(data),
   .data_valid(data_valid),
   .crc(crc)
    );
endmodule
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原文链接：https://blog.csdn.net/qq_34070723/article/details/89736772

 

二、线性反馈移位寄存器LFSR实现CRC，还是多项式CRC=x16+x12+x5+x0，对应如图3，至于为什么这么实现，大概可以理解为把输出输出每一位拆开计算：

输入数据是并行的，以下做到了在一个时钟周期内算出CRC校验码[3]。

参考来自基于FPGA的CRC校验码生成器。如果用时序电路串行实现，则8 bit数据要移位8次，就需要8个clk，效率低下，为了能在一个时钟周期输出结果，必须采用组合电路，当然，这是以空间换时间的方法，由于使用了for循环8次，直观的讲电路规模将扩大8倍。for语句循环几次，就是将相同的电路复制几次，因此循环次数越多，占用面积越大