FPGA IMPLEMENT 1Gb/10Gb ETH（一）

最新推荐文章于 2024-04-10 09:21:51 发布
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分类专栏： ETH
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版权
MII 10M/100M 10Mbps=2.5MHz*4bit 100Mbps=25MHz*4bit
RMII 10M/100M 10Mbps=5MHz*2bit 100Mbps=50MHz*2bit
SMII 串行10M/100M 100Mbps=125MHz*8b/10b 10Mbps=12.5MHz*8b/10b
GMII 1000M 1000Mbps=125MHz*8bit
RGMII 1000M 1000Mbps=125MHz*4bit*2 DDR采样，上升沿bit3:0下降沿bit7:4
SGMII 串行1000M 1000Mbps=1250MHz*8b/10b
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FPGA IMPLEMENT 1Gb/10Gb ETH（三.1）
weixin_43146112的博客
04-10 259
状态机： 方向 发送内容 | K28.5 RD为-1 is_k为1 | 检测完成配置后，发送I2有序集 | 发送4个不同类型的帧------》帧内状态机： 内容 V 发送I2有序集 ...
FPGA IMPLEMENT 1Gb/10Gb ETH（一.3）
weixin_43146112的博客
04-07 511
FCS/CRC代码实现： 原文链接：https://blog.csdn.net/qq_34070723/article/details/89736772 一、按照模二除法实现CRC，多项式CRC=x16+x12+x5+x0， 下面是Verilog代码，其是对输入的并行数据进行计算CRC，但是用的是时序串行计算的方法，需要8个clk才计算出结果。 /********************...
千兆与万兆：探索1GB和10GB电口模块的差异与未来
最新发布
2401_83935859的博客
04-10 1514
一、1GB和10GB电口模块是网络技术中常见的两种不同速率的以太网接口模块。（1）、1GB电口模块案例：家庭网络：在家庭网络中，1GB电口模块通常用于路由器和交换机，为家庭用户提供足够的带宽来满足上网、观看视频、在线游戏等需求。随着技术的不断进步和成本的降低，未来10GB网络将逐渐普及，为个人和企业用户提供更高速、更稳定的网络体验。然而，10GB模块的成本相对较高，且对设备性能和网络布线有更高的要求。（2）、10GB电口模块案例：数据中心：在大型数据中心，10GB电口模块是连接服务器和存储系统的常用选择。
FPGA IMPLEMENT 1Gb/10Gb ETH（二.1）
weixin_43146112的博客
04-09 291
在上一节中介绍了PCS 8b10b encoder/decoder:的原理，接下来这一节，介绍FPGA实现： 本质是一张编码表，查找表： XIilinx ug476Appendix C D码表、K码表，但是特殊情况没有标明，下面是特殊情况: 5b/6b是根据3b/4b的计算结果的极性(postive/negtive)来选择postive或者negtive的6b输出，那么6b的输出一般有两种...
FPGA IMPLEMENT 1Gb/10Gb ETH（二）
weixin_43146112的博客
04-03 736
下面讲PMA/PCS具体代码实现和原理： PMA 字对齐：Serial data must be aligned to symbol boundaries before it can be used as parallel data. Tomake alignment possible, transmitters send a recognizable sequence, usually cal...
FPGA IMPLEMENT 1Gb/10Gb ETH（一.1）
weixin_43146112的博客
04-07 559
帧间隙IFG(Interframe Gap)，两个以太网帧之间的时间段，用来流控，最小值时96bit传输的时间： IFGmin=96bit/speed (s) 如：10Mmin: 9600 ns 100Mmin: 960 ns 1000Mmin: 96 ns ...
fpga.rar_IMPLEMENT
09-14
fpga important document to implement in fpga with vhdl language
LFSR.rar_IMPLEMENT _LFSR FPGA_in_lfsr_lfsrimplement
09-14
lfsr implement in fpga
proje2.rar_VHDL/FPGA/Verilog_VHDL_
08-11
it is code for implement the FIFO in VHDL. FIFO is first in first out memory.
BCD_7SegFPGA.rar_VHDL/FPGA/Verilog_VHDL_
08-11
Implement a generic converter BCD to Display 7 segment in a FPGA
odoo 10 implement. pdf
11-11
非完美pdf版本，但是可以看 非完美pdf版本，但是可以看
FPGA通用异步收发器
07-07
UART（Universal Asynchronous Receiver Transmitter通用异步收发器）是一种应用广泛的短距离串行传输接口。常常用于短距离、低速、低成本的通讯中。8250、8251、NS16450等芯片都是常见的UART器件。基本的UART通信只需要两条信号线（RXD、TXD）就可以完成数据的相互通信，接收与发送是全双工形式。TXD是UART发送端，为输出；RXD是UART接收端，为输入。
基于MII的以太网MAC的FPGA实现代码
01-10
基于MII的以太网MAC的FPGA实现代码，采用Verilog HDL编写。代码简单，架构清晰，实用性强。
基于FPGA的以太网控制器（MAC）设计（中）
08-10 2918
今天给大侠带来基于FPGA的以太网控制器（MAC）设计，由于篇幅较长，分三篇。今天带来第二篇，中篇，以太网控制器（MAC）程序的实现。话不多说，上货。 导读 当前，互联网已经极大地改变了我们的生产和生活。与之相适应的，在嵌入式系统的研究开发方面，也越来越重视网络功能。嵌入式系统已经不再局限于一个个孤立的控制、处理单元，而是走向网络集成化，从而实现了多个系统的集中控制、信息共享。 以太网（Ethernet）技术在嵌入式系统上的开发应用，已经成为当前嵌入式研究领...
FPGA IMPLEMENT 1Gb/10Gb ETH（一.5）
weixin_43146112的博客
04-09 277
前面讲的都是CRC的FPGA实现，但是，在实际使用中，运算周期太多，是不满足要求的，只有一个运算周期才可以应用于工程中，为了实现单周期CRC并行计算，比如 CRC32的32个bit同时计算，有人开发出一种方法，这种方法有verilog代码生成器，链接如下：http://en.findeen.com/crc_code_generator.html 原理（转载：http://outputlogic....
FPGA IMPLEMENT 1Gb/10Gb ETH（三.2）
weixin_43146112的博客
04-10 263
接下来介绍发送部分，也分为两个端口需要模拟，一个是模拟对端的PCS/PMA通过txp/txn串行线收到数据后解串解码解帧并校验数据；另一个是模拟MAC向IP的GMII接口发送以太网帧； 模拟MAC写GMII： 等待配置完成后，通过GMII发4个以太网帧，以太网帧已初始化数组，在发完一帧后，需要等待12个时钟，这12个时钟内，IP会插入12个字节的IPG； 模拟对端PCS/PMA：...
10G_Ethernet_03 Example Design
比特电子工作室
11-27 5609
目录 1 Example Design 简介 2 Example Design 详解 2.1 AXI-Lite Control State Machine 2.2 Basic Pattern generator and checker 2.2.1 address_swap 2.2.2 Pattern generator 2.2.3 Pattern checker 2.3 Ethernet FIFO 2.3.1 RX FIFO 2.3.2 TX FIFO 3 Test Bench 3.
10G以太网
hanhailong0525的博客
11-10 4126
概述 该文章得验证平台位xilinx KCU105开发板，实现了双通道10g eth收发，以及内外循环。 10g以太网系统框图 时钟 PCS/PMA接收外部差分参考时钟(156.25MHz),经过内部锁相环输出coreclk（156.25MHz）,从而驱动整个系统工作 数据 发送:用户在156.25MHz时钟下，通过64bit位宽axi stream总线将数据发送给MAC核，MAC将axi stream数据转换成xgmii协议数据发送给PCS/PMA，PCM/PMA内部经过64b/66b
FPGA IMPLEMENT 1Gb/10Gb ETH（三）
weixin_43146112的博客
04-10 846
一般来说，以太网两种情况 使用外部PHY芯片实现PCS/PMA/PMD，FPGA实现MAC通过GMII/SGMII访问外部PHY芯片； 使用FPGA内部的tranceiver实现PMA，FPGA实现MAC通过GMII访问PCS，PCS通过tranceiver实现的PMA来访问外部PMD； Gig_eth_pcs_pma_0这个IP有两种模式: 1000base-x: IP内集成了以太...
用js写//获取元素的第一个子节点 function getFirstSon(element){ // your implement }
05-16
可以使用`firstChild`属性来获取元素的第一个子节点，但是有可能获取到的是一个文本节点而不是元素节点，需要进行判断和过滤。 可以这样实现： ```javascript function getFirstSon(element) { let firstSon = element.firstChild; while (firstSon && firstSon.nodeType !== 1) { firstSon = firstSon.nextSibling; } return firstSon; } ``` 首先获取元素的第一个子节点，然后使用一个while循环，判断当前节点是否存在（因为有可能不存在子节点），以及当前节点是否为元素节点（即nodeType为1），如果不是就继续找下一个兄弟节点，直到找到一个元素节点或没有下一个兄弟节点为止。最后返回找到的元素节点或null（如果找不到）。

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