命令和数据存在左边预存,等时间到了,存入右边的axi总线,成功后sdp...complete 输出为1
100次传输:
前99次:post writer 只写入左边FIFO,等待
最后一次:non post write 写到右边才算完成
1.设计内部总线并通过访存模块转换为axi高速总线 2. 设计总裁,选择数据通道,并标志ID号
第十一节课:分析访存模块代码
1.rd_req_vld:读命令通道 2.rd_resp_vld:读数据通道
写通道:由于命令和数据共享一个通道需要多一位 表示是命令还是数据
4个读命令写入4个队列,当队列里有东西就请求总线