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Verilog-电路仿真和测试程序
电路仿真和测试程序语言要素$display$write$display("<format_specifiers>“, <signal1, signa!2, …,signaln>);$write("<format_specifiers>", <signal 1, signal2,…,signaln>);$monitor 和 $strobe$monitor("<form...原创 2022-03-29 16:25:04 · 981 阅读 · 0 评论 -
Verilog-时序电路设计
时序电路设计状态图描述module checker(Z, X, elk); parameter s0 = 2'b00, s1 = 2'b01, s2 = 2'b11, s3 = 2'bl0; output Z; input X, clk; reg [1:0] state, next_state; reg Z; always @(X, state) case (state) s0:if(X) .原创 2022-03-29 16:23:59 · 2219 阅读 · 0 评论 -
Verilog-组合电路设计
组合电路设计3个裁判的表决电路case语句module design1(OUT, A, B, C); output OUT; input A, B, C; reg OUT; always @(A or B or C) case ((A, B, C}) 3'b000:OUT<=0; 3'b001:OUT<=0; 3'b010:原创 2022-03-29 16:22:21 · 648 阅读 · 0 评论 -
Verilog-程序设计语句-三种建模方式
程序设计语句数据流建模显式连续赋值语句:<net_declaration><range><name>;assign #<delayxname> = Assignment expression;隐式连续赋值语句:<net_declaiation><drive_strength><ra...原创 2022-03-29 16:20:25 · 3304 阅读 · 0 评论 -
Verilog-语言要素和数据类型
简介本文将涉及verilog的设计方法,探索使用verilog hdl描述数字电路,探索verilog的语言特性。内容总结于诚聘英才 > 在线课堂_西安电子科技大学微电子学院【电子】Verilog硬件描述语言 西安电子科技大学 蔡觉平等主讲_哔哩哔哩_bilibili语言要素和数据类型语言要素空白符:空格符(\b),制表符(\t),换行符,换页符注释符:单行注释:单行注释以“//”开始多行注释:多行注释以“/*”开始,到“*/”结束...原创 2022-03-29 16:16:54 · 1218 阅读 · 1 评论 -
FPGA实践
流水灯`timescale 1ns / 1psmodule led_test( input clk, // system clock 50Mhz on board input rst_n, // reset ,low active output reg[3:0] led // LED,use for control the LED signal on board);//define the原创 2022-03-29 13:19:08 · 413 阅读 · 0 评论 -
FPGA工程建立-验证-固化
建立工程顶层模块要与工程名一致 编写代码 Analysis & Elaboration Tools > Netlist viewer > RTL viewer原创 2022-03-11 17:39:43 · 158 阅读 · 0 评论 -
verilog study-初级
本文将涉及verilog的设计方法,探索使用verilog hdl描述数字电路,探索verilog的语言特性。原创 2022-03-02 22:16:07 · 1205 阅读 · 0 评论