状态机学习总结

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同步状态机的原理、结构和设计

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10.29学习内容总结
有关可综合风格的Verilog HDL,着重介绍RTL级、算法级和门级逻辑结构；对**系统级（数据流级）**的综合还不太成熟，暂不做介绍。

设计可综合风格的Verilog HDL模块的关键是把一个时序逻辑抽象成一个同步有限状态机。应该把重点放在时序逻辑的可综合有限状态机的Verilog HDL设计要点上。

1 状态机的结构

图1.1 时钟同步状态机
如图1.1所示为数字电路设计中常用的时钟同步状态机。状态寄存器是由一组触发器组成，用来记忆状态机当前所处的状态，若是由n个触发器组成，这个状态机最多可以记忆2^n个状态。
状态的改变只可能发生在时钟的跳变沿上。其中是可能发生的状态的改变是由正跳变还是负跳变触发，取决于触发器的类型。
状态是否改变与怎样改变还取决于F的输出，F是当前状态和输入信号的函数。
状态机的输出是由G提供的，G也是当前信号与输入信号的函数。
目前用的最多的是正跳变沿触发的D触发器。
图中F和G两部分都是纯组合逻辑，其逻辑函数表达式如下：
下一状态=F（当前状态，输入信号）