Verilog状态机常见三种写法

1.1理论

  Verilog状态机又称同步状态机(FSM,Finite State Machine)，一般又叫状态机,在Verilog描述电路中大部分是同步执行(并行)的，但是很多时候需要处理明显具有时间先后的事件，就要用到状态机。每一个状态代表一个小事件，一个完整的任务分为多个事件，完成这个任务需要从该事件跳转到下一时间另一个时间，依次进行下去，整个系统就可以正常运行

1.2状态机分类

  1.Moore(摩尔)型：摩尔状态机的输出只与当前状态有关，即当前状态决定输出值，输入值只决定状态的跳变，不影响电路的输出。(此输出为电路的输出值，而非状态机的状态输出)
次态=f(输入，现态)，输出=f(现态)。
  2.Mealy(米勒)型：米勒型状态机的输出与当前状态和当前输入有关。次态=f(输入，现态)，输出=f(现态，输入)。

1.3举例分析

  这里从网上找到一个售货机例子，售货机里有价值4元饮料，支持一元与两元，设计一个状态机，当投入金额大于或等于饮料价格时收获机找零并弹出一瓶饮料。硬币与商品一进一出。
状态图：

一段式状态机

module fsm_sale(
input                   clk                 ,
input                   rst_n               ,
input      [1:0]        in                  ,
output reg [1:0]        out                 ,
output reg              out_vld
);
//---------------定义信号----------------------//
reg  [3:0]              state             ;

//---------------定义信号状态变量--------------------//
parameter S0           = 4'b0001           ;
parameter S1           = 4'b0010           ;
parameter S2           = 4'b0100           ;
parameter S3           = 4'b1000           ;

//---------------一段式状态机--------------------//

always @(posedge clk or negedge rst_n)begin
   if(!rst_n)begin
	   state <= S0;
		out <= 0;
		out_vld <= 0;
   end
	else begin
	   case(state)
		   S0:begin
			   if(in==1)begin
				  state <= S1;out <= 0;out_vld <= 0;
				end
			   else if(in==2)begin