pcie总线

PCIe总线使用高速差分总线，采用端到端的连接方式

PCI总线使用并行总线结构，在同一条总线上的所有外部设备共享总线带宽

在一条PCIe链路的两端只能各连接一个设备，这两个设备互为是数据发送端和数据接收端

PCIe总线的物理链路的一个数据通路(Lane)中，由两组差分信号，共4根信号线组成rx，tx。一个PCIe链路可以由多个Lane组成

PCIe链路使用差分信号进行数据传送，一个差分信号由D+和D-两根信号组成，信号接收端通过比较两个信号的差值，判断发送端发送的是逻辑“1”还是逻辑“0”。

与单端信号相比，差分信号抗干扰的能力更强。差分信号可以使用更高的总线频率。
差分信号的缺点：使用两根信号传送一位数据，差分信号的布线相对严格一些。传送延时。

PCIe链路使用串行方式进行数据传送，然而在芯片内部，数据总线仍然是并行的，因此PCIe链路接口需要进行串并转换，这种串并转换将产生较大的延时。

PCIe链路可以支持1、2、4、8、12、16和32个Lane，即×1、×2、×4、×8、×12、×16和×32宽度的PCIe链路。

PCIe总线物理链路间的数据传送使用基于时钟的同步传送机制，但是在物理链路上并没有时钟线，PCIe总线的接收端含有时钟恢复模块CDR(Clock Data Recovery)，CDR将从接收报文中提取接收时钟，从而进行同步数据传递。

PCIe设备使用Vcc与Vaux电源信号供电，其额定电压为3.3V，其中Vcc为主电源。

PCIe插槽需要使用参考时钟，其频率范围为100MHz±300ppm

SMBus由SMCLK和SMDAT信号组成

SMBus的最高总线频率为100KHz，而I2C总线可以支持400KHz和2MHz的总线频率

JTAG用于芯片内部测试，JATG信号由TRST#复位信号、TCK时钟信号、TDI数据输入、TDO数据输出和TMS模式选择信号组成。

PERST# 全局复位信号
REFCLK+ 和 REFCLK-
WAKE# 唤醒请求
SMBus由SMCLK和SMDAT组成，具有超时功能。
JTAG信号 芯片内部测试
PRSNT1#和PRSNT2# 与PCIe设备的热插拔有关
PCIe采用串行连接方式，并使用数据包进行数据传输，数据报文在接收和发送过程中，需要通过多个层次，包括事务层、数据链路层和物理层。

三种传输方式：
Programmed I/O （PIO） Peer-to-Peer 和DMA
Programmed I/O （PIO）：设备需要向内存（SDRAM）中写入一些数据，该PCI设备会向CPU请求一个中断，然后CPU首先先通过PCI总线把该PCI设备的数据读取到CPU内部的寄存器中，然后再把数据从内部寄存器写入到内存（SDRAM）中。
DMA：以太网可以直接向内存（SDRAM）中写入数据，而几乎不需要CPU的干预。
Peer-to-Peer：在仲裁器的控制下，完成主机身份的切换，进而获得PCI总线的控制权，然后与总线上的其他PCI设备进行通信

TLP三种路由方式：ID路由
地址路由
模糊路由