FPGA脉冲发生器频率与COUNTER对应转换

假设FPGA 时钟频率为  AMHZ  A一般为20、50‘100.....（包括PLL后时钟频率）
已知发出1个脉冲需要两次信号高低电平反转


时钟频率为  AMHZ,周期为B
则B=1/A
因为FPGA always是基于每时钟上升沿计数的，所以最小时间单位就是周期B，而不是B/2。

设：
要发出的频率为F，
则:
脉冲周期为1/F，每个高低电平维持时间为C=(1/F)/2=1/(2XF).
解：
counter=C/B=(1/(2XF))/(1/A)=A/(2xF);

例如：
FPGA 时钟频率为50MHZ，要发出1khz的频率，求counter

解：
counter=A/(2xF)=50000000/(2*1000)=25000

always @ (posedge clk or posedge nrst)begin
	if (nrst)begin
		counter <= 0; 
		clock_out <=0;
		sys_tick	<=0;
		systick_1ms_counter <=0;
	end
	else begin
		systick_1ms_counter <=systick_1ms_counter +1;
		if(counter < Delay_1ms_100M)
			counter<=counter+1;
		else begin
			clock_out <= ~clock_out;
			counter <= 0; 
			if(clock_out==0)begin //0->1
				sys_tick	<=sys_tick+1;
				systick_1ms_counter <=0;
			end
		end	end
end