qq_45926544的博客

原创 ddr协议里的一些零碎问题

零碎点总结，稍后详细说明按照协议章节

原创 打印verdi波形上的信号值

fsdbreport xxxx.fsdb "condition"-s "signal"-of h -w 256 - o x.txt

原创 缩短uvm仿真时间以及收掉相关fsdb

再打开相关 xxxxxrecover.fsdb。fsdb没跑完，会出现 xxx.lock等。

原创 axi原子访问

如果master收到exokay，master就会把数据读回来，master再发一个exclusive-write，master发的exclusive-read和exclusive-write的控制信息一模一样（地址，id，burst-length）；slave回exokay说明访问的slave的地址支持exclusive操作，如果回okay就表示这个slave不支持exclusive操作，会把对应地址的data给master，master就不会再进行exclusive write操作；

原创 cache的映射方式

如果有三块经过计算后只能放入同一个cache块里面，造成cache 其他块 容量浪费，块冲突概率高，并且资源利用率低；映射：存放在主存中的信息 按照 某种规则 装入cache。计算函数：cache行号 = 主存块号%cache总行数。主存中的每一块只能装入cache中的唯一位置；cache行号 = 13 % 4 =1。比如：cache块 总行数为4。

原创 ahb信号传输

如果切换master，bus为了提高效率，bus在上一个burst的最后一拍 把bus切走，切给下一个master。如果master发不定长incr，在切换master的时候，中间会浪费周期。

原创 ahb数据传输

slave看到地址后，一个cycle的时间去反应去存数还是输出数据。数据传输，data比cmd(address)晚一个周期。数据和cmd永远差一个hready标定的周期。

原创 ahb的流量控制

master先发requset，得到总线授权后，发command和data。htrans：master：htrans发busy。

原创 ahb-hport编码

cacheable：能不能被cache，这一笔传输要不要进cache：master决定的，master知道这一笔数据传输的特性。问题：cpu看到的hready是假的（如果传输错误，bus arbiter给cpu发中断，cpu进入中断服务程序查看）。cpu发一个写的burst，数据在bus上可以先缓存下来，bus给cpu回ready，表示数据已经接收了；数据是否去sram0还不知道。bufferable：cpu/master看到的ready是假的，不是终端slave回的，而是中间bus中转的地方回的。

原创 cache line概念

xy 左边cpu -l1cache-l2cache也有，右边cpu也有，如果要改变就要通知另一个cpu。缓存一致性协议：拥有相同数据的cpu，如果要改变这个数据，就要通知另一个cpu。cache line默认大小：64个字节。

原创 ahb为什么定义wrap-burst-type，ddr要支持wrap

cpu连续两次访问同一个地址，cache看到cache缓存空间中有这个地址的数据，就不用再访问下面的slave，把这个地址的数据拿给cpu直接用，cpu访问的地址 在cache里面没有hit，这时候就要从memory取。cache的更新是一条line一条line的更新，为了cache管理简单一点，看有没有被hit的时候简单一点。如果cache发现 cpu要访问的地址不在cache里，需要把这个数据刷上来。定义cache line的size是16byte；cpu访问的时候 要用wrap和cache有关。

原创 ahb-burst编码含义

不定长操作，master不告诉总线，也不告诉slave这个burst有多长，发大于等于1个的操作，地址是累加的，长度不定；还不能中断他，可以发split暂时中断；32位总线，一个cycle传4个byte burst4传16个byte，burst在16个byte对齐的空间里面传。32位传输 一个周期4byte burst4 4x4 在16byte对齐的地址传。incr base_addr一直增加。1.single：只发一笔操作。3.incr4和wrap4。2.incr:不定长操作。

原创 ahb hsize的用途

一个系统中可能要兼容不同数据位宽的设备，master是32bit，bus是64bit，slave 32位。假设一个ip要和ddr交互，这个ip跑800M，要利用完ddr的带宽 12.8GB，ddr可以提供的带宽为：（800*2）*(64/8) = 12.8GB。其数据位宽为：(12.8*1000/800)*8=128bit。其数据位宽为：(12.8*1000/400)*8=256bit。一个系统可能会有多个数据位宽的master，slave。如果一个ip跑400M，要利用完ddr的带宽，

原创 ahb-trans含义

2.idle：假设master被bus选中了，给grant，即使master没有发requset，bus也可能会把grant给master，之后master就占有了总线，没法request也没法传数；3.busy：master发了burst8，传了五个数，master没有数了，这时候master发busy，把后面的三个传输先hold一下，等到有数了再发seq操作，再把后面的三个数传完；没有master发req，bus 把grant 给default master，其trans为idle；

原创 ahb-slave 发split给master含义

slave发split给master，告诉master打断这个burst传输，master收到split之后知道burst被split，知道已经传输了三个，过一段时间，master重新发bus-request，重建后面的十三个传输，master要重新规划其burstr属性，地址跳三个，把13 拆成 8-4-1。比如burst16，要传16个数，slave只传了三个数给master就没数了；

原创 模电笔记3：pn结与二极管特性

Pn结的伏安特性•1.正向特性 有个死区 si：导通电压0.7v2.pn结两个击穿两种反向击穿：1.雪崩击穿；2.齐纳击穿•雪崩击穿：链式反应Pn结损坏：反向击穿后引起的二次击穿•Pn结坏：反向击穿引起的温度升高•为什么温度升高，电流乘以pn结电压就是pn结消耗的电功率，电功率就是发热用的。•Pn结可以工作在反向击穿工作状态下，温度没过高，还可以回来•要控制好不要进入热击穿状态 也叫二次击穿•发生二次击穿后，不可逆了，热量大引起价电子突破，形成..

原创 模电笔记2：pn结的形成

•本征半导体可以导电：粒子热运动带来的本征激发•本征激发的速度 复合的速度和什么有关•本征半导体导电 是因为 载流子的存在•本征半导体导电能力和什么有关：载流子 浓度2.杂质半导体•可扩散性：在纯净的本征半导体扩散其他元素 构成杂质半导体温度对n型半导体载流子子的影响•对n型半导体多子影响不大：本身自由电子多，热运动产生的自由电子不多•对n型半导体少子影响很大：少子浓度变化非常大，本身基数少••如果一个半导体器件性能和少子有关，...

原创 模电笔记1：常用半导体器件

1.基础知识•本征激发 复合的速度 温度 决定了载流子的浓度

原创 数电笔记之无关项化简逻辑函数

•卡诺图中希望1越多越好，但是1不是随便添加，这个1是根据逻辑函数需要来定的•之前，所涉及到的所有的逻辑函数，都是逻辑功能确定的。•逻辑功能确定指的是 一张真值表，遍历所有的取值可能，遍历所有可能的输出值都是确定的。•真值表全不全：遍历所有的取值可能对应输出就是全的•真值表长度：取决于变量的个数；在一些确定的逻辑函数中，加入任意项和无关项的话，其实就是增加了最小项的个数。卡诺图 填1的可能性越多，化简的可能性越高。...

原创 数电笔记之逻辑函数卡诺图化简

1.什么是化简的最简形式2.公式化简：中小闺蜜3.卡诺图化简•卡诺图保证相邻 对应编码时候的 格雷码•化简后的乘积项应包含函数式的所有最小项，即覆盖图中所有的1。不要丢项••乘积项的数目最少，即圈成的矩形最少。相或项少••每个乘积项因子最少，即圈成的矩形最大。•所画的每一个圈一定要有专属于他的新鲜的1，确保圈最少•卡诺图有两个1，不确保能否化简，可能离得远...

原创 数电笔记之最小项和最大项

1.最小项2.最大项3.最小项和最大项之间的关系•Y=一些最小项之和•y’= 剩下的那些最小项之和•对y’再取反•一个最小项取反会得到最大项，他们的编号是一致的•任何一个逻辑函数既可以表达成最小项之和也可以表达成最大项之积，而且 最小项之和 和 最大项之积 最小项和最大项编号之间 存在互补关系，凑在一起 把2^n编号都用光...

原创 移位寄存器实现下降沿

原创 数电笔记之第三章门电路之cmos其他电路

•下拉串 上拉并 实现与非 nand•下拉并 上拉或 实现或非 nor••Nmos管用原变量控制，控制导通后给出的是下拉，所以所有的cmos器件在构成逻辑运算时候都是什么什么非，不能直接实现与门或门，与门 或门 逻辑原变量的运算 还是得到原变量•原变量运算满足要求的时候，是下拉部分导通了，因为控制的是nmos管，下拉部分导通，输出是0；...

原创 数电笔记之第三章门电路之cmos反相器动态特性：动态（导通功耗+负载功耗）和静态功耗

•所以输出有电阻，输入有电容就有了rc•所以信号就有延时•原因：输入和负载都有电容。Cmos器件的管子上拉或者下拉，导通的时候有这个内阻，这个电阻和电容一起形成了传输延迟时间影响的核心。•输入从0变1，输出从1变0，如果是电阻可以直接变，其后等效成小电容•门级和衬底之间夹着二氧化硅，这是个小电容•输出1变0，要把输出部分电容上的电荷放掉•怎么放电荷：•放掉之后，输出从1变为0•输出从0变1：输入虽然已经通了，输出部分电压值不会马上改变•通过输入部分电...

原创 数电笔记之第三章门电路之cmos反相器静态特性

数字信号中，输入信号范围要在0和电源之间，vgs想上升，Vdd也要升上去低电平输出特性：Vol=f(IOL)，同样的输入的低电流下，vgs上升，输出低电平下降•Vgs的取值要和vdd之间形成映射，vgs有多高取决于vdd•注意：数字电路中，信号源取值是什么范围，和电源之间有什么关系...

原创 数电笔记之第三章门电路之半导体二极管和cmos反相器工作原理

3.1概述门电路目的：获得理想的高低电平单开关不理想的原因：3.2半导体二极管门电路3.2.1 半导体二极管的开关特性

原创 浮点数定点化

吞吐量

原创 async_fifo深度计算

1.吞吐量知识补充吞吐量是指对网络、设备、端口、虚电路或其他设施，单位时间内成功地传送数据的数量（以比特、字节、分组等测量）。吞吐量的英文单词是“throughput”，也很形象，就是“穿越流量”，单位为bit/s，如果有一个入接口每秒收到1M bit 流量，这1M bit 流量又从其它出接口流走，那么吞吐量 = 1M bit/s。单位时间内接收的所有数据的速率之和。单位时间数据的写入或者读出量总数据量/吞吐量=下载时间数字带宽：理想带宽吞吐量：用户体...

原创 计算机网络性能指标（基础知识补充）

1.速率速率：把数据发送到信道上的速率百兆/千兆网卡：速率：1s可以把100M/1000M的数据扔到网线上；不等于 数据在网线上的传播速度2.带宽：最高数据率带宽大：数据传输速度快，不是传播速度快1Mb=10^3k,1k=10^3bit1s=10^3ms,1ms=10^3us1bit数据在数据线路上持续的时间为1us带宽：200Mb/s3.吞吐量吞吐量是指对网络、设备、端口、虚电路或其他设施，...

原创 async_fifo学习

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