今天在练习用VHDL描述串转并模块时,编译成功后准备用university progam vmf进行波形仿真时,发现了报错Unable to open msim.vcd Error。
在网络上搜索后发现是因为实体中用了reg作为信号名,这似乎是个关键字,因此仿真的时候会出现错误。
本来以为reg只是verilog中的关键字,看来以后信号、端口或者变量的命名还是要谨慎。
VHDL 学习:仿真错误Unable to open msim.vcd Error.
最新推荐文章于 2023-05-17 21:31:29 发布