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原创 FPGA学习——verilog捕捉信号上升沿下降沿

Verilog捕捉信号上升沿下降沿

2022-10-23 16:07:10 2864

原创国产FPGA（紫光同创）—— 数据采集及千兆以太网传输（二）

国产FPGA（紫光PLG50H）实现数据采集及千兆以太网传输

2022-10-21 10:33:35 4124 7

原创国产FPGA（紫光同创）—— 数据采集及千兆以太网传输（一）

紫光FPGA实现数据采集与千兆以太网传输。

2022-09-21 17:21:53 4363 4

原创 Verilog学习——T触发器

verilog实现T触发器

2022-07-20 16:21:45 10935 2

初学XILINX Zynq UltraScale+ MPSoCs 开发平台的开发板，在使用时发现是差分时钟输入。该时钟是一个差分 200MHz 晶振提供给 PL 逻辑 DDR 参考时钟，PS端是一个单端 33.3333MHz 晶振提供。初不知差分时钟输入的作用，查询资料可知。差分晶振，顾名思义，就是输出是差分信号的晶振。差分晶振是指输出差分信号的晶振，通过使用2种相位彼此完全相反的信号，从而消除了共模噪声，从而实现一个更高性能的系统。此时我们就不能像使用普通时钟信号一样直接使用差分时钟信号，而是需要使用

2022-03-23 17:08:34 2614

空空如也

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