FPGA 差分时钟

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已于 2022-03-23 17:10:16 修改

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文章标签： fpga开发

于 2022-03-23 17:08:34 首次发布

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初学XILINX Zynq UltraScale+ MPSoCs 开发平台的开发板，在使用时发现是差分时钟输入。该时钟是一个差分 200MHz 晶振提供给 PL 逻辑 DDR 参考时钟，PS端是一个单端 33.3333MHz 晶振提供。初不知差分时钟输入的作用，查询资料可知。

差分晶振，顾名思义，就是输出是差分信号的晶振。差分晶振是指输出差分信号的晶振，通过使用2种相位彼此完全相反的信号，从而消除了共模噪声，从而实现一个更高性能的系统。此时我们就不能像使用普通时钟信号一样直接使用差分时钟信号，而是需要使用IBUFGDS（xilinx 原语）或者PLL将差分信号转换成单端信号。