设计仿真及在线调试

验证通常分为仿真验证和板级验证。
testbench，即测试平台，就是给待验证的设计添加激励，同时观察它的输出响应是否符合设计要求。测试平台就是要模拟一个待验证设计相连接的各种外围设备。

设计的测试结果判断不仅可以通过观察对比波形，而且可以灵活地使用脚本命令将有用的输出信息打印到终端或者产生文本进行观察，也可以写一段代码让它们自动比较输出结果。
对于复位信号，常用的做法就是封装后才能一个task，直接在需要复位的时候调用即可。

//复位产生
initial begin
	reset_task(100);    //复位100ns
	...
end

task reset_task;
input [15:0] reset_time;       //复位时间
begin
	reset = 0;
	#reset_time;
	reset = 1;
end

QuartusII工具支持5种在线调试方法：
（1）SignalProbe，即信号探针。这种在线调试方式不影响原有的设计功能和布局布线，只是通过增加额外布线将需要观察调试的信号连接到预先保留或者暂时不使用的I/O接口上。该方式得到的信号电平会随布线有一定的延时，不适合高速、大容量信号的观察调试，也不适合做板级的时序分析。优势在于不影响原有设计，额外消耗资源几乎为0,不需要保持连接JTAG接口。
（2）SignalTap II Embedded Logic Analyzer，即SignalTap II在线逻辑分析仪。如果设计进行模块的区域约束，也能够最小化使用在线逻辑分析仪带来的影响，在线逻辑分析仪的采样存储深度和宽度一定程度上都会受限FPGA器件资源的大小，使用该方式必须通过JTAG接口。采样频率可以达到200Mhz以上
（3）Logic Analyzer Interface,逻辑分析仪接口。针对外部逻辑分析仪，可以设置FPGA器件内部多个信号映射到一个预先保留或者暂时不用的I/O接口上，从而通过较少的I/O接口技能观察到FPGA内部的多组信号。
（4）In-system Memory content Editor，即在线存储内容编辑。针对设计中例化的内嵌存储器内容或常量的调试。可以通过这种方式在线重写或者读出工程中的内嵌存储器内容或常量。对于某些应用可以通过在线更改存储器内容后观察响应来验证设计，也可以在不同激励下载先读取当前存储内容来验证设计。
（5）In-System Sources and Probes Editor,这是通过例化一个定制的寄存器链到FPGA内部。这个寄存器链通过JTAG接口与QuartusII软件通信，它又能够驱动FPGA器件内部的某些输入节点信号，采样某些输出节点信号。这使得调试不用借助外部设备就你能够给FPGA添加激励并观察响应。

（2）：


（5）
（4）得先把存储器改为可读可写